0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

Cadence推出新的Certus Closure Solution 面對(duì)芯片級(jí)設(shè)計(jì)尺寸等挑戰(zhàn)

Cadence楷登 ? 來源:Cadence楷登 ? 作者:Cadence楷登 ? 2022-10-12 15:59 ? 次閱讀

內(nèi)容提要

為客戶提供業(yè)內(nèi)首個(gè)具有大規(guī)模并行和分布式架構(gòu)的完全自動(dòng)化環(huán)境

支持無限容量的設(shè)計(jì)優(yōu)化和簽核,周轉(zhuǎn)時(shí)間縮短至一夜,同時(shí)大幅降低設(shè)計(jì)功耗

支持云的解決方案,推動(dòng)新興設(shè)計(jì)領(lǐng)域的發(fā)展,包括超大規(guī)模計(jì)算、5G 通信、移動(dòng)、汽車和網(wǎng)絡(luò)

中國(guó)上海,2022 年 10 月 12 日 —— 楷登電子(美國(guó) Cadence 公司,NASDAQ:CDNS)今日宣布推出新的 Cadence Certus Closure Solution,以應(yīng)對(duì)不斷增長(zhǎng)的芯片級(jí)設(shè)計(jì)尺寸和復(fù)雜性挑戰(zhàn)。Cadence Certus Closure Solution 環(huán)境實(shí)現(xiàn)了設(shè)計(jì)收斂的自動(dòng)化,并將整個(gè)設(shè)計(jì)收斂周期從數(shù)周縮短至一夜之間 —— 包括從簽核優(yōu)化到布線、靜態(tài)時(shí)序分析(STA)和參數(shù)提取。該解決方案支持無限容量,勝任大型芯片設(shè)計(jì)項(xiàng)目,與目前其他的方法和流程相比,最多可將生產(chǎn)力提高 10 倍。

Cadence Certus Closure Solution 消除了設(shè)計(jì)簽核收斂的瓶頸,降低了開發(fā)現(xiàn)今新興應(yīng)用的復(fù)雜性,如超大規(guī)模計(jì)算、5G 通信、移動(dòng)、汽車和網(wǎng)絡(luò)。在推出 Cadence Certus Closure Solution 之前,全芯片收斂流程涉及手動(dòng)、繁瑣的流程,包括全芯片組裝、靜態(tài)時(shí)序分析、優(yōu)化和包含 100 多個(gè)視圖的簽核,需要設(shè)計(jì)人員花費(fèi)數(shù)月才能完成。新的解決方案提供了一個(gè)完全自動(dòng)化的環(huán)境,實(shí)現(xiàn)了大規(guī)模分布式優(yōu)化和簽核。

因此,通過與 Cadence Innovus Implementation System 和 Tempus Timing Signoff Solution 共享同一個(gè)引擎,并行全芯片優(yōu)化得以實(shí)現(xiàn),模塊所有者無需進(jìn)行反復(fù)迭代,設(shè)計(jì)師也可以快速做出優(yōu)化和簽核決定。此外,與 Cadence Cerebrus Intelligent Chip Explorer 配合使用,有助于提升模塊級(jí)到全芯片簽核收斂的工作效率。

Cadence Certus Closure Solution 可以實(shí)現(xiàn):

創(chuàng)新的可擴(kuò)展架構(gòu):Cadence Certus Closure Solution 的分布式分層優(yōu)化和簽核架構(gòu)是云執(zhí)行的理想選擇,在云和本地?cái)?shù)據(jù)中心環(huán)境中均可運(yùn)行

增量簽核:只針對(duì)設(shè)計(jì)中經(jīng)過變更的部分提供靈活的重置和替換,進(jìn)一步加快最終簽核速度

提高工程設(shè)計(jì)效率:完全自動(dòng)化的流程,減少了在多個(gè)團(tuán)隊(duì)中進(jìn)行多次冗長(zhǎng)迭代的需要,加快產(chǎn)品上市

SmartHub 界面:增強(qiáng)的交互式 GUI,支持交叉探測(cè),以進(jìn)行詳細(xì)的時(shí)序調(diào)試,推動(dòng)最后的設(shè)計(jì)收斂

3D-IC 設(shè)計(jì)效率:與 Cadence Integrity 3D-IC Solution 緊密集成,幫助用戶收斂異構(gòu)工藝中裸片間的時(shí)序路徑

“如今,每次迭代通常需要設(shè)計(jì)團(tuán)隊(duì)花費(fèi) 5 - 7 天的時(shí)間來滿足芯片級(jí)簽核時(shí)序和功耗要求,采用以往的方法無法提供高效設(shè)計(jì)收斂所需的團(tuán)隊(duì)合作和用戶體驗(yàn),”Cadence 公司資深副總裁兼數(shù)字和簽核事業(yè)部總經(jīng)理 Chin-Chi Teng 博士表示,“我們密切關(guān)注設(shè)計(jì)界的需求,推出了新的 Cadence Certus Closure Solution,為客戶提供了創(chuàng)新的芯片級(jí)優(yōu)化和簽核環(huán)境,在幾個(gè)小時(shí)內(nèi)即可實(shí)現(xiàn)出色的 PPA 結(jié)果。有了這款新的解決方案,我們將幫助客戶實(shí)現(xiàn)生產(chǎn)力目標(biāo),盡快將產(chǎn)品推向市場(chǎng)。”

Cadence Certus Closure Solution 支持公司的智能系統(tǒng)設(shè)計(jì)(Intelligent System Design)戰(zhàn)略,旨在實(shí)現(xiàn)卓越設(shè)計(jì)。

審核編輯:彭靜

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • 芯片
    +關(guān)注

    關(guān)注

    450

    文章

    49636

    瀏覽量

    417172
  • Cadence
    +關(guān)注

    關(guān)注

    63

    文章

    904

    瀏覽量

    141459
  • 數(shù)據(jù)中心
    +關(guān)注

    關(guān)注

    16

    文章

    4517

    瀏覽量

    71637

原文標(biāo)題:Cadence Certus 新品亮相!助力全芯片并行優(yōu)化和簽核速度提高 10 倍

文章出處:【微信號(hào):gh_fca7f1c2678a,微信公眾號(hào):Cadence楷登】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

收藏 人收藏

    評(píng)論

    相關(guān)推薦

    解決芯片級(jí)功率MOSFET的組裝問題

    電子發(fā)燒友網(wǎng)站提供《解決芯片級(jí)功率MOSFET的組裝問題.pdf》資料免費(fèi)下載
    發(fā)表于 08-27 11:17 ?0次下載
    解決<b class='flag-5'>芯片級(jí)</b>功率MOSFET的組裝問題

    萊迪思推出全新Certus-NX FPGA器件,加強(qiáng)低功耗、小型FPGA的領(lǐng)先地位

    萊迪思半導(dǎo)體(NASDAQ:LSCC)今日宣布為其領(lǐng)先的小尺寸FPGA產(chǎn)品中再添一款邏輯優(yōu)化的全新萊迪思Certus-NX FPGA器件。新產(chǎn)品包括兩款新器件,即Certus
    的頭像 發(fā)表于 07-23 11:21 ?406次閱讀

    容泰半導(dǎo)體集成電路芯片級(jí)封裝項(xiàng)目竣工投產(chǎn)

    近日,容泰半導(dǎo)體高新智造產(chǎn)業(yè)園正式啟航,其標(biāo)志性的“集成電路芯片級(jí)封裝”項(xiàng)目已順利竣工并投產(chǎn)。這座規(guī)模宏大的產(chǎn)業(yè)園,廠房占地面積達(dá)到33888平方米,總建筑面積更是高達(dá)40772.09平方米。
    的頭像 發(fā)表于 05-31 10:08 ?438次閱讀

    概倫電子宣布正式推出芯片級(jí)HBM靜電防護(hù)分析平臺(tái)ESDi

    近日,概倫電子宣布正式推出芯片級(jí)HBM靜電防護(hù)分析平臺(tái)ESDi和功率器件及電源芯片設(shè)計(jì)分析驗(yàn)證工具PTM,并開始在國(guó)內(nèi)外市場(chǎng)廣泛推廣。
    的頭像 發(fā)表于 05-28 10:09 ?412次閱讀

    采用芯片級(jí)封裝的TPS61256xC 3.5 MHz高效升壓轉(zhuǎn)換器數(shù)據(jù)表

    電子發(fā)燒友網(wǎng)站提供《采用芯片級(jí)封裝的TPS61256xC 3.5 MHz高效升壓轉(zhuǎn)換器數(shù)據(jù)表.pdf》資料免費(fèi)下載
    發(fā)表于 04-18 09:50 ?0次下載
    采用<b class='flag-5'>芯片級(jí)</b>封裝的TPS61256xC 3.5 MHz高效升壓轉(zhuǎn)換器數(shù)據(jù)表

    芯片級(jí)封裝中的3.5MHz高效升壓轉(zhuǎn)換器TPS6125x數(shù)據(jù)表

    電子發(fā)燒友網(wǎng)站提供《芯片級(jí)封裝中的3.5MHz高效升壓轉(zhuǎn)換器TPS6125x數(shù)據(jù)表.pdf》資料免費(fèi)下載
    發(fā)表于 04-11 15:14 ?0次下載
    <b class='flag-5'>芯片級(jí)</b>封裝中的3.5MHz高效升壓轉(zhuǎn)換器TPS6125x數(shù)據(jù)表

    芯片級(jí)的薄膜電阻和板級(jí)的厚膜電阻都是如何進(jìn)行修調(diào)呢?

    在MEMS某些器件設(shè)計(jì)中,常常需要用到可調(diào)電阻,在板級(jí)電路上可以通過電位器對(duì)貼片電阻進(jìn)行調(diào)阻,但在芯片級(jí)的薄膜電阻和板級(jí)的厚膜電阻都是如何進(jìn)行修調(diào)呢?
    的頭像 發(fā)表于 02-29 10:44 ?711次閱讀
    在<b class='flag-5'>芯片級(jí)</b>的薄膜電阻和板<b class='flag-5'>級(jí)</b>的厚膜電阻都是如何進(jìn)行修調(diào)呢?

    全球首款芯片級(jí)智能頭盔解決方案

    搭載展銳芯片級(jí)解決方案的智能頭盔可實(shí)現(xiàn): 1. 高標(biāo)準(zhǔn)、高質(zhì)量、高可靠 安全無小事,智能頭盔的使用環(huán)境復(fù)雜多樣,這要求從硬核內(nèi)芯到硬件模塊都必須高標(biāo)準(zhǔn)、高質(zhì)量、高可靠。紫光展銳的智能頭盔解決方案
    的頭像 發(fā)表于 02-27 13:04 ?273次閱讀
    全球首款<b class='flag-5'>芯片級(jí)</b>智能頭盔解決方案

    Vision Pro芯片級(jí)內(nèi)部拆解分析

    近日國(guó)外知名拆解機(jī)構(gòu)iFixit對(duì)Vision Pro進(jìn)行了芯片級(jí)拆解,結(jié)果顯示該設(shè)備內(nèi)含大量德州儀器(TI)芯片,還有一顆國(guó)產(chǎn)芯片——兆易創(chuàng)新GD25Q80E 1 MB 串行 NOR 閃存。
    的頭像 發(fā)表于 02-21 10:11 ?1028次閱讀
    Vision Pro<b class='flag-5'>芯片級(jí)</b>內(nèi)部拆解分析

    Cadence推出新版Palladium Z2應(yīng)用

    楷登電子(美國(guó) Cadence 公司,NASDAQ:CDNS)今日宣布推出一套新的應(yīng)用,可顯著增強(qiáng)旗艦產(chǎn)品 Palladium Z2 Enterprise Emulation System 的功能
    的頭像 發(fā)表于 01-19 10:10 ?690次閱讀

    Nordic Chiplet芯片級(jí)解決方案助力微型模塊收集和傳輸心電圖數(shù)據(jù)

    致力于為AIoT市場(chǎng)提供Chiplet芯片級(jí)解決方案的勇芯科技(Bravechip)推出了微型模塊BCL601S1,用于提供心電圖(ECG)讀數(shù)的醫(yī)療設(shè)備。
    的頭像 發(fā)表于 12-22 14:01 ?656次閱讀

    IEC61967-2芯片級(jí)RE測(cè)試應(yīng)用筆記

    電子發(fā)燒友網(wǎng)站提供《IEC61967-2芯片級(jí)RE測(cè)試應(yīng)用筆記.pdf》資料免費(fèi)下載
    發(fā)表于 12-14 10:03 ?1次下載
    IEC61967-2<b class='flag-5'>芯片級(jí)</b>RE測(cè)試應(yīng)用筆記

    Realtek 有效利用 Cadence Tempus Timing Solution 成功完成 12 納米設(shè)計(jì)的硅片交付

    公司,NASDAQ:CDNS )近日宣布,Realtek 成功使用 Cadence Tempus ?Timing Solution 簽核 N12 高性能 CPU 內(nèi)核,同時(shí)顯著改善了功率、性能和面
    的頭像 發(fā)表于 11-06 10:10 ?351次閱讀

    Tempus DRA 套件:使用先進(jìn)的芯片建模實(shí)現(xiàn)高達(dá) 10% 的 PPA 提升

    實(shí)現(xiàn)簽核時(shí),為了保證芯片設(shè)計(jì)的耐用性,設(shè)計(jì)師會(huì)面臨重重挑戰(zhàn),利用 Cadence Tempus 設(shè)計(jì)穩(wěn)健性分析(DRA)套件為設(shè)計(jì)工程師提供領(lǐng)先的建模技術(shù),可實(shí)現(xiàn)最佳功耗、性能和面積目標(biāo)(PPA
    的頭像 發(fā)表于 11-01 14:50 ?365次閱讀
    Tempus DRA 套件:使用先進(jìn)的<b class='flag-5'>芯片</b>建模實(shí)現(xiàn)高達(dá) 10% 的 PPA 提升

    倒裝芯片芯片級(jí)封裝的由來

    在更小、更輕、更薄的消費(fèi)產(chǎn)品趨勢(shì)的推動(dòng)下,越來越小的封裝類型已經(jīng)開發(fā)出來。事實(shí)上,封裝已經(jīng)成為在新設(shè)計(jì)中使用或放棄設(shè)備的關(guān)鍵決定因素。本文首先定義了“倒裝芯片”和“芯片級(jí)封裝”這兩個(gè)術(shù)語,并闡述了晶
    的頭像 發(fā)表于 10-16 15:02 ?792次閱讀