分享一個cell在layout做LVS時被忽略掉的方法

首先分享一個讓電路里面的某些cell可以在layout做LVS的時候被忽略掉。因為有些電路對寄生的電阻電容之類的很敏感，所以可以在前仿的時候就加在電路里面，防止前仿跟后仿差別太大了。

在property里面加上這兩條，會被LVS視為短路

PS：知乎評論區(qū)有同行推薦的presistor,pcapacitor,pinductor也可以在做LVS的時候被視為短路。（上圖里面的辦法適用于所有的cell，包括并不限于理想的cap，res，ind，vdc，idc等等）

第二個tip，為了同時對比前仿跟后仿的結果，可以采用一種稍微有那么一點點巧妙的技巧，同時跑前仿和后仿：

在adexl或者mastro里面，右鍵點擊Global Variable，出現(xiàn)Add Config sweep，然后選中要跑的cell的views，例如av_extracted_rc和schematic，然后OK加OK，然后跑仿真，就會同時出現(xiàn)前仿和后仿的波形

當然，其實這種辦法跟跑兩次的差別不大。需要注意的是，config sweep里面選中的是那個有av_extracted的cell，例如你跑t_comparator，那么應該選擇comparator的av_extracted_rc和schematic。（不是t_comparator這個test bench）

第三個技巧非常非常簡單（按空格鍵），但是遇到擁有很多pin的symbol時，其實非常好用：

拿個理想的adc舉例。按i加一個adc到schematic，然后選中這個adc，按一下空格鍵，就出現(xiàn)了右邊這樣跟pin名字一樣的wire

當然，如果你沒有選中這個adc，而是直接按了空格鍵，你還能有選擇的加一些wire：

可以一條線一條線的加wire，適用于只加某一些wire的情況。

審核編輯：劉清