IIC邏輯側(cè)波形出現(xiàn)“臺階”原因的探討

工程師在調(diào)試IIC通訊總線時，一般會將示波器探頭加掛到IIC隔離器邏輯側(cè)端口上，去觀察通信過程中波形是否有誤碼，如下圖所示：

若在MCU向220N31/220N61的SDA1或SCL1端口發(fā)送信號的同時觀察波形，工程師們會發(fā)現(xiàn)波形上升過程中會出現(xiàn)一個明顯的“臺階”，通過調(diào)整外部電路無法消除；如果斷開IIC隔離器和MCU之間的連接之后直接觀察MCU輸出的信號，會看不到這個“臺階”。這個“臺階”并非由電路設(shè)計不當(dāng)或者器件故障導(dǎo)致的，而是所有雙向信號通道的IIC隔離器必然會出現(xiàn)的正常現(xiàn)象，無需擔(dān)心。

這個“臺階”持續(xù)的時間被稱為為IIC隔離器的環(huán)路延時，是IIC隔離器件的關(guān)鍵性能參數(shù)之一。IIC隔離器自身的時序性能和隔離器總線側(cè)外圍參數(shù)都會影響環(huán)路延時的大小。

榮湃IIC隔離器雙向信號通道的內(nèi)部示意結(jié)構(gòu)如圖所示，以SDA通道為例。可以看到，每個端口既可以作為輸出，也可以作為輸入，是復(fù)用的。邏輯側(cè)下拉NMOS下面的二極管提供了一個對地的電壓差，可以防止整個電路被鎖死在低電平。

當(dāng)MCU輸出給IIC隔離器的信號從低電平上升到高電平的時候，A點電壓會超過邏輯側(cè)輸入閾值即600mv，藍色的輸入模塊會向綠色的輸出模塊發(fā)送高電平信號。此時，D點依然為低電平信號狀態(tài)、通過反向器輸出高電壓使NM0導(dǎo)通，所以外部的電壓無法上拉到VDD，波形出現(xiàn)臺階。經(jīng)過一個傳播延時之后，B點從低電平變?yōu)楦唠娖?，總線側(cè)NM1關(guān)斷，C點電壓通過外部上拉電阻開始上升。當(dāng)C點的電壓達到0.7x VDD時，紫色的輸入模塊識別到高電平，向黃色的輸出模塊發(fā)送高電平。再經(jīng)過一個傳播延時之后，D點變?yōu)楦唠娖?，邏輯?cè)NM0關(guān)斷，A點電壓從“臺階”電平升高到VDD1電壓。

過程時序圖如下：

以上就是IIC隔離器邏輯側(cè)端口波形出現(xiàn)“臺階”的原因?？梢钥吹?，“臺階”的持續(xù)時間由邏輯側(cè)至總線側(cè)傳播延時、總線側(cè)端口外部上升時間和總線側(cè)至邏輯側(cè)傳播延時共同構(gòu)成。榮湃pai220N31、Pai220N61的傳播延時低至45ns，配合總線側(cè)端口外部100歐姆上拉，整體環(huán)路延時可控制在120ns以內(nèi)，能夠支持高速的IIC通信。

審核編輯：湯梓紅