首先,得說一下,簡單的LC自由振蕩的振蕩器的頻率很脆弱。
哪哪都會影響到它。
供電大小變化,它會變;環(huán)境溫度變化,它會變;工藝角變化,它也會變。
所以,如果用MCU提供時鐘的話,假設(shè)環(huán)境溫度緩慢變化,則振蕩器的輸出頻率也會緩慢變化,這樣就會引起隨機相位累積。
單獨看,可能看不太出來,如果把它和標準時鐘輸出放在一起,就能感受到變化。
你會發(fā)現(xiàn),CKosc的上升沿離標準時鐘的上升沿越來越遠。
而MCU的運行是靠時鐘的上升沿或者下降沿來判別的,你上升沿和下降沿變那么多,MCU可能就運行不正常了啊。
為了避免這個事情發(fā)生,就需要對振蕩器的相位進行控制。
控制的目的,是希望VCO的相位與參考時鐘的相位對齊。
如下圖所示,這邊VCO的上升沿相對于VCK有Δt 秒的偏移,那怎么消除這個Δt的偏移呢。
具體過程如下:
假設(shè)在t=t1時,VCO的頻率突然變大,然后電路開始累積相位差,相位誤差逐漸減小。在t=t2時,VCK和VVCO之間的相位差變?yōu)?,兩信號的相位對齊。
此過程,即是將VCO的輸出相位與參考相位對齊的過程,稱為“鎖相”。
從上面的過程中,可以看出,要使得VCO的相位和參考信號的相位對齊,需要做到以下兩點:
(1) VCO的頻率瞬間改變,并且能夠發(fā)生下面的積分運算。
(2) 用鑒相器來比對兩個信號的相位差,以確定VCO和參考信號對齊的時間點。
將VCO的輸出相位與參考相位對齊的過程,稱為“鎖相”。
那怎么實時控制振蕩器的輸出相位呢,答案就是采用負反饋,如下圖所示。
將輸出信號的相位與參考信號的相位進行比對,用鑒相器輸出的Vcont去調(diào)節(jié)VCO的頻率和相位。
如果環(huán)路增益足夠大,則
鑒相器的輸出是周期性脈沖,這會對VCO的性能產(chǎn)生影響。
為了解決這個問題,可以在鑒相器和VCO之間加一個低通濾波器,抑制鑒相器輸出的高頻分量。
這種負反饋電路,即稱為鎖相環(huán)(PLL)。當φin ? φout不隨時間變化(或者變化很小時),即稱環(huán)路鎖定。也就是說,這個環(huán)路的目的,是使得φin = φout,那如果是這個目的的話,為什么不直接用一根線連接呢。
這是因為,如果在反饋回路上,加上一個分頻器,那鎖相環(huán)就可以產(chǎn)生和參考信號差不多穩(wěn)定,但是頻率更高的信號。
審核編輯:湯梓紅
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原文標題:PLL為什么是這么一個結(jié)構(gòu)呢?
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