Verilog常用基礎(chǔ)語法全梳理

·等式運(yùn)算符

==  //等于
!=  //不等于

·移位運(yùn)算符

a>>n  //a右移n位
a<//a左移n位

兩種移位運(yùn)算都用0來填補(bǔ)移出的空位。

·位拼接運(yùn)算符

{信號(hào)1的某幾位,信號(hào)2的某幾位,...}
{a,b[3:0],w,3'b101}
{4{w}} //位拼接可以用來簡化表達(dá)式，這樣寫等同于{w,w,w,w}
{b,{3{a,b}}} //這樣寫等同于 {b,a,b,a,b,a,b}

位拼接表達(dá)式不允許存在沒有指明位數(shù)的信號(hào)。

·縮減運(yùn)算符

reg [3:0] B;
reg C;
C = &B; // 相當(dāng)于 C=((B[0] & B[1])&B[2])&B[3]

與之前的位運(yùn)算不同，縮減運(yùn)算是對(duì)單個(gè)操作數(shù)各位的邏輯操作，最終的運(yùn)算結(jié)果是1位二進(jìn)制數(shù)。

（1）條件語句

條件語句主要有兩種寫法，一種是if else的寫法，另一種是case的寫法。

// if else 的寫法
if(a==2'b00) begin
  <具體邏輯>
end
else if(a==2'b01) begin
  <具體邏輯>
end
else begin
  <具體邏輯>
end
// case 的寫法
case(a)
  2'b00:<具體邏輯>
  2'b01:<具體邏輯>
  default:<具體邏輯>
endcase

還有用法與case類似的casex與casez，這兩者可以用來處理比較過程中不必考慮的情況。其中casez語句用來處理不必考慮高阻值z的比較過程，casex語句則將高阻值z和不定值都視為不必關(guān)心的情況。所謂不必關(guān)心的情況就是說，在表達(dá)式進(jìn)行比較時(shí)不將該位的狀態(tài)考慮在內(nèi)。

（2）循環(huán)語句

總體來說循環(huán)語句用到的不是很多，這里就列舉兩個(gè)最常用的forever和for循環(huán)。

·forever循環(huán)語句常用來產(chǎn)生周期性的波形，用來作為仿真信號(hào)，必須要寫在initial塊中。

·for循環(huán)語句的一般形式是for（<變量名>=<初值>；<判斷表達(dá)式>；<變量名>=<新值>）。for可以綜合的，for幾次就相當(dāng)于把你的電路復(fù)制幾次。

initial begin
   clk = 0;
   forever begin
       clk = ~clk;
       #5;
   end
end


initial begin
    counter2 = 'b0 ;
    for (i=0; i<=10; i=i+1) begin
        #10 ;
        counter2 = counter2 + 1'b1 ;
    end
end

·順序塊：采用begin end語句，塊內(nèi)的語句是按照順序執(zhí)行的，前面的語句執(zhí)行完才輪到后面的語句執(zhí)行，每條語句的延遲時(shí)間是相對(duì)于前一條語句的仿真時(shí)間定的。

·并行塊：采用fork join語句，塊內(nèi)的語句是并行執(zhí)行的，每條語句的延遲時(shí)間是相對(duì)于程序進(jìn)入塊內(nèi)的時(shí)間。并行塊是不可綜合的，只能用在仿真中。

module begin_tb();
  reg [7:0] r;
regclk;


  initial begin:begin_tb //這里可以將塊名寫上
     clk = 0;
     #50 r = 8'h35;
     #30 r = 8'h12;
     #40 r = 8'h41;
  end
  always #5 clk = ~clk;
endmodule


module fork_tb();
  reg [7:0] r;
  reg clk;


  initial fork:fork_tb //這里可以將塊名寫上
     clk = 0;
     #50 r = 8'h35;
     #30 r = 8'h12;
     #40 r = 8'h41;
  join
  always #5 clk = ~clk;
endmodule

上面是begin end的仿真時(shí)序圖，下面是fork join的仿真時(shí)序圖。從仿真時(shí)序圖中可以明顯的看到，begin end是串行的時(shí)序而fork join是并行的時(shí)序。

·生成塊：采用generate endgenerate語句，這一聲明語句方便參數(shù)化模塊的生成。當(dāng)對(duì)矢量中的多個(gè)位進(jìn)行重復(fù)操作時(shí)，或者當(dāng)進(jìn)行多個(gè)模塊的實(shí)例引用的重復(fù)操作時(shí)，或者在根據(jù)參數(shù)的定義來確定程序中是都應(yīng)該包括某段verilog代碼的時(shí)候，使用生成語句能夠大大簡化程序的編寫過程。

1、for：在generate中的應(yīng)用主要是用來減少重復(fù)操作。

//-------------module-------------//
// 頂層模塊包含N個(gè)半加器
module top(a,b,sum,cout);
  parameter N=2;
  input  [N-1:0] a, b;
  output  [N-1:0] sum, cout;


  // 聲明一個(gè)暫時(shí)的循環(huán)變量
  genvar i;


  // 生成N次
  generate
    for (i = 0; i < N; i = i + 1) begin
          half_add u0(a[i], b[i], sum[i], cout[i]);
    end
  endgenerate
endmodule


// 定義一個(gè)半加器
module half_add(a, b, sum, cout);
  input a,b;
  output sum,cout;


  assign sum  = a ^ b;
  assign cout = a & b;
endmodule
//-------------testbench-------------//
`timescale 1ns / 1ns
module top_tb;
  parameter N = 2;
  reg  [N-1:0] a, b;
  wire [N-1:0] sum, cout;


  top instance1( .a(a), .b(b), .sum(sum), .cout(cout));


  initial begin
    a <= 0;
b<=0;


    #10 a <= 'h2;
      b <= 'h3;
    #20 b <= 'h4;
    #10 a <= 'h5;
  end
endmodule

具體生成的RTL圖以及仿真結(jié)果如上圖所示。

2、if：在generate中主要用來根據(jù)參數(shù)的定義來確定程序。

//-------------module-------------//
module top(a, b, sel, out);
  input a,b,sel;
  output out;
  parameter USE_CASE = 0;
  // 使用 generate 塊選擇使用 mux_case 或者 mux_assign
  generate
    if (USE_CASE)
      mux_case m1 (.a(a), .b(b), .sel(sel), .out(out));
    else
      mux_assign m2 (.a(a), .b(b), .sel(sel), .out(out));
  endgenerate


endmodule
// Design #1: 使用assign
module mux_assign ( input a, b, sel,
                   output out);
  assign out = sel ? a : b;
  // 這個(gè)display可以在仿真時(shí)標(biāo)明在用哪一個(gè)design
  initial
    $display ("mux_assign is instantiated");
endmodule




// Design #2: 使用case
module mux_case (input a, b, sel,
                 output reg out);
  always @ (a or b or sel) begin
    case (sel)
      0 : out = a;
        1 : out = b;
    endcase
  end
  // 這個(gè)display可以在仿真時(shí)標(biāo)明在用哪一個(gè)design
  initial
    $display ("mux_case is instantiated");
endmodule
//-------------testbench-------------//
`timescale 1ns / 1ns
module top_tb;
  reg a, b, sel;
  wire out;
  integer i;
  // 使用 USE_CASE 選擇用哪個(gè) design
  initial 
  $display("USE_CASE = %0d",0);
  top #(.USE_CASE(0)) u0 ( .a(a), .b(b), .sel(sel), .out(out));


  initial begin
    a <= 0;
    b <= 0;
    sel <= 0;


    for (i = 0; i <= 2; i = i + 1) begin
      #10 a <= $random;
          b <= $random;
          sel <= $random;
      $display ("i=%0d a=0x%0h b=0x%0h sel=0x%0h out=0x%0h", i, a, b, sel, out);
    end
  end
endmodule

上面是仿真結(jié)果在tcl的輸出，可以看到使用不同的USE_CASE可以選取不同的design。

3、case：在generate中主要用來根據(jù)參數(shù)的定義來確定程序。

//-------------module-------------//
module top (a, b, cin, sum, cout);
  input a,b,cin;
  output sum,cout;
  
  parameter ADDER_TYPE = 1;


  generate
    case(ADDER_TYPE)
      0 : ha u0 (.a(a), .b(b), .sum(sum), .cout(cout));
      1 : fa u1 (.a(a), .b(b), .cin(cin), .sum(sum), .cout(cout));
    endcase
  endgenerate
endmodule
// Design #1: 半加器
module ha (input a, b,
           output reg sum, cout);
  always @ (a or b)
  {cout, sum} = a + b;


  initial
    $display ("Half adder instantiation");
endmodule


// Design #2: 全加器
module fa (input a, b, cin,
           output reg sum, cout);
  always @ (a or b or cin)
  {cout, sum} = a + b + cin;


    initial
      $display ("Full adder instantiation");
endmodule


//-------------testbench-------------//
`timescale 1ns / 1ns
module top_tb;
  reg a, b, cin;
  wire sum, cout;


  initial 
  $display("ADDER_TYPE = %0d",0);
  top #(.ADDER_TYPE(0)) u0 (.a(a), .b(b), .cin(cin), .sum(sum), .cout(cout));


  initial begin
    a <= 0;
    b <= 0;
    cin <= 0;


    $monitor("a=0x%0h b=0x%0h cin=0x%0h cout=0%0h sum=0x%0h",
             a, b, cin, cout, sum);


    for (int i = 0; i<=2; i = i + 1) begin
    #10 a <= $random;
    b <= $random;
    cin <= $random;
    end
  end
endmodule

上面是仿真結(jié)果在tcl的輸出，可以看到使用不同的ADDER_TYPE可以選取不同的design。

任務(wù)要寫在task endtask中，有點(diǎn)像matlab中函數(shù)這個(gè)概念，其中可以有input、output、inout端口作為出入口參數(shù)。注意任務(wù)中不能出現(xiàn)initial語句和always語句， 但任務(wù)調(diào)用語句可以在initial語句和always語句中使用（這些都是對(duì)static task來說的，automatic task略有不同，一般默認(rèn)是static task）。

module top_tb;


reg [7:0] x, y, z;


 task sum;
  input  [7:0] a, b;
  output [7:0] c;
  begin
    c = a + b;
  end
endtask




initial begin:test
    {x,y} = {8'd2,8'd3}; 
    sum (x, y, z);
    #10 {x,y} = {8'd5,8'd1};
    sum (x, y, z);
end


endmodule

x 和 y 是輸入值，最后計(jì)算結(jié)果存儲(chǔ)在 z 中。

（1）格式化輸出函數(shù)

·$display

reg [3:0] rval;
initial begin
    rval = 3;
    $display("rval = %h hex, rval = %d decimal, rval = %b binary", rval, rval, rval);
    $display("current scope is %m"); // 輸出等級(jí)層次的名字
    $display("%s", "Hello World");   
     //在%和表示輸出格式的字符之間插入一個(gè)0自動(dòng)調(diào)整顯示輸出的數(shù)據(jù)寬度  
    $display("Simulation time is %0d", $time);
end

·$strobe

與display不同，它可以確保所有在同一時(shí)鐘沿賦值的其它語句在執(zhí)行完畢之后才顯示數(shù)據(jù)。

reg [3:0] a,b;
wire [4:0] y = a + b;
// 采用display的方式輸出
initial begin
    a = 3;
    b = 2;
    $display("$display: time =%0d, a= %d, b=%d, y= %d ",$time ,a, b, y);
    #10
    a = 4;
    $display("$display: time =%0d, a= %d, b=%d, y= %d ",$time,a, b, y);
    b = 5;
    $display("$display: time =%0d, a= %d, b=%d, y= %d ",$time ,a, b, y);
    #10;
end
// 采用strobe的方式輸出
initial begin
    a = 3;
    b = 2;
    $strobe("$strobe: time =%0d, a= %d, b=%d, y= %d ",$time ,a, b, y);
    #10
    a = 4;
    $strobe("$strobe: time =%0d, a= %d, b=%d, y= %d ",$time,a, b, y);
    b = 5;
    $strobe("$strobe: time =%0d, a= %d, b=%d, y= %d ",$time ,a, b, y);
    #10;
end

從上面演示的例子可以看出，當(dāng)打印輸出連續(xù)賦值語句或module例化的輸出結(jié)果時(shí)，在當(dāng)前的時(shí)間點(diǎn)內(nèi)，$display無法輸出當(dāng)前運(yùn)算結(jié)果，但 $strobe卻可以顯示組合邏輯結(jié)果。因此， 如果希望在當(dāng)前時(shí)間點(diǎn)內(nèi)打印連續(xù)賦值語句或module例化的輸出結(jié)果推薦使用$strobe, 而其他情況下使用$display可以顯示更多的細(xì)節(jié)。

·$monitor

一般在initial塊中調(diào)用，可以不間斷地對(duì)所設(shè)定的信號(hào)進(jìn)行監(jiān)視。一般與時(shí)間度量系統(tǒng)函數(shù)$time一起使用，具體的應(yīng)用實(shí)例在下面時(shí)間度量系統(tǒng)函數(shù)給出。

（2）時(shí)間度量系統(tǒng)函數(shù)

·$time

該函數(shù)可以返回一個(gè)64位整數(shù)來表示當(dāng)前的仿真時(shí)刻，該時(shí)刻受時(shí)間尺度比例的影響，例如在下面的例子中，時(shí)間尺度是10ns，16ns與32ns就要變成1.6與3.2，同時(shí)因?yàn)?time的輸出要是整數(shù)，因此實(shí)際的輸出為2和3。

`timescale 10ns / 1ns
module top_tb ();
 
reg set;
initial begin
  $monitor("time=%0d",$time," ","set=",set);
  #1.6 set = 0;
  #1.6 set = 1;
end
endmodule

（3）仿真暫停與退出函數(shù)

·$finish

該系統(tǒng)函數(shù)可以退出仿真器，返回主操作系統(tǒng)結(jié)束仿真過程，并且可以輸出當(dāng)前的仿真時(shí)刻和位置。

·$stop

該系統(tǒng)函數(shù)暫停模擬并將模擬器置于交互模式。

（4）文件讀取到寄存器函數(shù)

·readmemh

$readmemh("<數(shù)據(jù)文件名>",<存儲(chǔ)器名>);
$readmemh("<數(shù)據(jù)文件名>",<存儲(chǔ)器名>,<起始地址>);
$readmemh("<數(shù)據(jù)文件名>",<存儲(chǔ)器名>,<起始地址>,<終止地址>);

·<數(shù)據(jù)文件名> 是指向一個(gè)文本文件，用來保存仿真的數(shù)據(jù)。每一行代表一個(gè)十六進(jìn)制的數(shù)據(jù)。

·<存儲(chǔ)器名> 為仿真文件中例化的存儲(chǔ)器的名稱。

·<起始地址>，<終止地址> 指示將文本文件中的數(shù)據(jù)存儲(chǔ)到存儲(chǔ)器的位置段。

`timescale 1ns / 1ps
module top_tb();   
reg clk = 0;
always clk = #10 ~clk;
reg [7:0] ram[0:127];
localparam FILE_NAME = "../../../led_sim.sim";
initial begin
    $readmemh (FILE_NAME, ram, 2, 8); //從第二個(gè)16進(jìn)制數(shù)據(jù)讀起，但是由于ram是8位的因此每次存入8位
end
integer i;
initial
begin
    #20;
    for(i = 0; i < 16; i = i + 1)
        $display("ram[%02d] = 0x%h ", i, ram[ i ] );
    #8000;
    $stop;
end
    
endmodule

上圖左邊是文件中的數(shù)據(jù)，右邊是仿真中的輸出值，可以看到ram[00]，ram[01]，ram[09]-ram[15]的值都是0xxx（未初始化的值），真正初始化的只有ram[02]- ram[08]。

（5）隨機(jī)數(shù)生成函數(shù)

·$random

一般用法是$random%b，其中b>0，它給出了一個(gè)范圍在(-b+1):(b-1)中的隨機(jī)數(shù)。也可以通過位拼接操作{$random}%b，生成0:(b-1)之間的隨機(jī)數(shù)。

reg [23:0] rand;
rand = $random%60; // 生成一個(gè)范圍在 [-59,59] 之間的隨機(jī)數(shù)
rand = {$random}%60;// 生成一個(gè)范圍在 [0,59] 之間的隨機(jī)數(shù)

·宏定義 `define

`define WORDSIZE 8
module
reg [`WORDSIZE-1:0] data; //相當(dāng)于定義[7:0]，注意在引用時(shí)也要加`
...
endmodule

·文件包含 `include

`include相當(dāng)于將被引用的文件全部囊括進(jìn)引用文件中?？梢詫⒁恍┏Ｓ玫暮甓x命令或任務(wù)（task）組成一個(gè)文件，然后用`include命令將這些宏定義包含到自己所寫的源文件中。

·時(shí)間尺度 `timescale

該命令的格式如下：`timescale<時(shí)間單位>/<時(shí)間精度>，時(shí)間單位參量用來定義模塊中仿真時(shí)間和延遲時(shí)間的基準(zhǔn)單位，時(shí)間精度參量用來定義該模塊仿真時(shí)間的精確程度。

`timescale 10ns/1ns
parameter d = 1.55;
#d //時(shí)間單位為10ns,時(shí)間精度為1ns，1.55*10=15.5，再根據(jù)精度得到16，因此#d實(shí)際上是延時(shí)16ns

審核編輯 ：李倩