淺談模擬IP的共同特征

IC 業(yè)務(wù)面臨的最大挑戰(zhàn)之一是尋找模擬人才來完成工作。由于模擬組件通常只是 SoC 的一小部分，因此與模擬工程師相比，對數(shù)字工程師的需求約為 10 比 1 至 20 比 1。對于模擬設(shè)計(jì)人員來說，更長的培訓(xùn)時(shí)間和更嚴(yán)格的學(xué)習(xí)曲線加劇了這種情況。此外，對片上模擬 IP 集成的需求也在不斷增加。SoC 不斷增加其復(fù)雜性和集成度，添加更多 PMU 組件、傳感器組件、安全組件和時(shí)鐘，以實(shí)現(xiàn)無數(shù)功能。模擬 IP 通常設(shè)計(jì)為特定的硅工藝選項(xiàng)，達(dá)到一定的規(guī)格。這給IP 供應(yīng)商和 IP 客戶帶來了許多挑戰(zhàn)。對于 IP 提供商來說，每個(gè)客戶的要求都是定制的解決方案，完成的模擬 IP 很難轉(zhuǎn)售。對于客戶來說，許可模擬 IP 基本上是分包工作負(fù)載，很少享受 IP 重用的好處。然而，現(xiàn)實(shí)世界是模擬的，模擬IP 是數(shù)字領(lǐng)域和現(xiàn)實(shí)世界之間的重要接口。

是什么造就了一個(gè)好的模擬 IP？具體來說，創(chuàng)建一個(gè)好的模擬 IP 需要什么？合適的電路架構(gòu)至關(guān)重要。對于商業(yè)產(chǎn)品，架構(gòu)應(yīng)該是穩(wěn)定、健壯的，并且對工藝和生產(chǎn)變化有足夠的容忍度。來自代工廠的最新 PDK（工藝開發(fā)套件）確保了模型與硅之間的良好相關(guān)性。在 PVT 角落進(jìn)行徹底的行為和電路仿真，確保電路按預(yù)期工作。定制布局需要了解電路、工藝對性能的影響以及對布局和布線的細(xì)致關(guān)注。上述工作需要一個(gè)具有多領(lǐng)域知識的經(jīng)驗(yàn)豐富的團(tuán)隊(duì)。例 如，模擬工程師需要對將影響電路性能的布局規(guī)則和工藝效應(yīng)有一定的了解，布局工程師需要能夠識別每條跡線（功耗、敏感或通用）和器件匹配的關(guān)鍵要求。憑借良好的電路架構(gòu)、精確的 PDK、全面的仿真、詳細(xì)的布局以及經(jīng)驗(yàn)豐富的模擬設(shè)計(jì)流程團(tuán)隊(duì)，可以提供高質(zhì)量的模擬 IP。

由于許多原因，例如難以找到模擬人才，迭代和手動(dòng)密集型設(shè)計(jì)程序，工藝依賴性，也許只是習(xí)慣，客戶經(jīng)常要求“硅驗(yàn)證”模擬 IP 或需要“硅證明”來驗(yàn)證模擬 IP。在某些情況下， “硅驗(yàn)證”是 IP 質(zhì)量的良好指標(biāo)，但大多數(shù)情況下，您根本找不到適合您確切需求的 “硅驗(yàn)證” IP?！肮栩?yàn)證” IP 是已經(jīng)制造并在硅上驗(yàn)證其功能的 IP。對于某些 IP，如 SerDes，PCIe 和 USB，“硅驗(yàn)證” 是一個(gè)非常好的質(zhì)量指標(biāo)。這些 “硅驗(yàn)證” IP 有幾個(gè)共同的特征：

? 它們具有標(biāo)準(zhǔn)組織，定義了在項(xiàng)目之間不會更改的功能和特性;

? 它們是具有復(fù)雜功能和特性的大型 IP，通?？梢宰鳛楠?dú)立產(chǎn)品（芯片）出售;

? IP 對應(yīng)于特定的產(chǎn)品代系，通常在特定的工藝節(jié)點(diǎn)上設(shè)計(jì);

? 遷移到新的流程節(jié)點(diǎn)時(shí)，IP 也會使用新的設(shè)計(jì)和功能進(jìn)行升級

但是，對于所有項(xiàng)目、產(chǎn)品和跨過程節(jié)點(diǎn)通常需要的通用或“更簡單”的模擬 IP（如 LDO、PMU 或傳感器模塊），這些IP 通常需要根據(jù)特定的項(xiàng)目規(guī)范進(jìn)行優(yōu)化或定制。在這些情況下，要求 “硅驗(yàn)證” 的 IP 是否仍然合理？“硅驗(yàn)證” IP 需要與新項(xiàng)目具有相同的工藝（和工藝選項(xiàng)），設(shè)計(jì)參數(shù)，功能和特性，以保持其 “硅驗(yàn)證” 狀態(tài)。一個(gè)新項(xiàng)目很少與現(xiàn)有的 “硅驗(yàn)證” IP 完全匹配。用戶有兩個(gè)選擇，第一個(gè)選擇是使用可能過度設(shè)計(jì)或性能不足的現(xiàn)成 IP，這意味著項(xiàng)目的成本將增加，或者將不得不妥協(xié) IP 的規(guī)格。第二種選擇是根據(jù)項(xiàng)目要求修改現(xiàn)有知識產(chǎn)權(quán)，這相當(dāng)于為項(xiàng)目開發(fā)新的知識產(chǎn)權(quán)；如果用戶愿意，在將其集成到項(xiàng)目中之前，加倍努力將 IP 帶到測試芯片并在芯片上進(jìn)行驗(yàn)證。在現(xiàn)實(shí)世界中，很難獲得完全符合您需求的“硅驗(yàn)證” IP。

將模擬 IP 組合到一個(gè)宏 (macro) 中，可以簡化維護(hù)和簡化 SoC 集成。宏 (macro) 還可以設(shè)計(jì)為滿足特定解決方案，并對 IP 中的組件進(jìn)行單獨(dú)個(gè)別優(yōu)化。電源和時(shí)鐘是 SoC 芯片的基本要求。由上電復(fù)位 （POR）、帶隙和基準(zhǔn)電壓源（BG）、低壓差穩(wěn)壓器 （LDO） 和 RC 時(shí)鐘組成的 PMU 宏 (macro) 可以為整個(gè)芯片提供電源、基準(zhǔn)電壓源和基本時(shí)鐘信號。SoC 項(xiàng)目可以輕松將 PMU 宏 (macro) 集成到其系統(tǒng)中，而無需單獨(dú)集成每個(gè)模擬塊，從而加快開發(fā)過程并降低人為錯(cuò)誤的風(fēng)險(xiǎn)。另一個(gè)例子是片上安全性。SoC 需要能夠檢測從物理更改到 SoC 操作環(huán)境的可能 “攻擊”。由電壓脈沖干擾檢測器、時(shí)鐘監(jiān)視器、溫度傳感器和獨(dú)立電源組成的安全宏 IP 可以檢測惡意黑客攻擊導(dǎo)致 SoC 電源、時(shí)鐘和/或溫度 的意外變化。

Agile Analog 的核心技術(shù)是以“形式化流程” 方法實(shí)現(xiàn)模擬電路設(shè)計(jì) “藝術(shù)” 。除了經(jīng)驗(yàn)豐富的模擬設(shè)計(jì)團(tuán)隊(duì)外，憑借Agile Analog 的內(nèi)部 ComposaTM 平臺和專門的軟件工程師團(tuán)隊(duì)，我們正在以革命性的方式開發(fā)和交付模擬 IP。我們的 方法定義了 IP 的 “什么”，也定義了 IP 的 “為什么” 和 “如何” 工作。Agile Analog 設(shè)計(jì)的 IP 可以在任何流程節(jié)點(diǎn)中生成，驗(yàn)證流程可確保每次交付的 IP 的性能和質(zhì)量。Agile Analog 的 IP 生成引擎可以“完全按照客戶需要的規(guī)格”提供模擬 IP，并針對面積和性能進(jìn)行優(yōu)化。它也可以反過來使用，評估不同過程節(jié)點(diǎn)或設(shè)備選項(xiàng)的 IP 性能。

舉例來說，電源管理模塊和傳感器等基本 IP 是每個(gè) SoC 中必不可少的模塊，但對于模擬專家來說，這項(xiàng)任務(wù)通常是平 凡而無趣的。通過利用 Agile Analog 反復(fù)生成 IP 的能力，客戶可以專注于他們的差異化設(shè)計(jì)，即他們產(chǎn)品的 “秘密武器”。例如，生成多個(gè)版本的 IP 以匹配客戶 MCU 產(chǎn)品線的不同版本與生成一個(gè)版本所需的時(shí)間大致相同，從而顯著縮短了開發(fā)時(shí)間。在新工藝上開發(fā)下一代產(chǎn)品時(shí)，Agile Analog 可以在新的工藝節(jié)點(diǎn)中無縫生成 IP，而無需尋找和鑒定新供應(yīng)商。

數(shù)字化設(shè)計(jì)流程從設(shè)計(jì)模塊化和自動(dòng)化中受益匪淺。數(shù)字設(shè)計(jì)與流程無關(guān)，允許跨項(xiàng)目和流程完全重用 IP。全面的設(shè)計(jì)工具、設(shè)計(jì)流程和驗(yàn)證方法允許在流程的每個(gè)階段檢查數(shù)字項(xiàng)目的一致性和合規(guī)性，從而減輕設(shè)計(jì)人員的大量工作，從而提高生產(chǎn)力。設(shè)計(jì)過程高度自動(dòng)化，即使對于最先進(jìn)的過程節(jié)點(diǎn)，也期望從中生成復(fù)雜、高質(zhì)量、一次成功使用的IC。另一方面，模擬設(shè)計(jì)高度依賴于電路模塊、工藝節(jié)點(diǎn)和設(shè)計(jì)團(tuán)隊(duì)經(jīng)驗(yàn)的復(fù)雜性。模擬設(shè)計(jì)流程自動(dòng)化有幾種方法，但通常它們都集中在特定方面，例如更容易移植到新的過程節(jié)點(diǎn)（基于現(xiàn)有設(shè)計(jì)），或者從原理圖到布局的自動(dòng)化。這些漸進(jìn)式改進(jìn)提高了模擬設(shè)計(jì)的效率，但距離我們在數(shù)字設(shè)計(jì)中看到的自動(dòng)化還有很長的路要走。Agile Analog 的模擬 IP 生成過程，是模擬自動(dòng)化的革命性方法。在 IP 開發(fā)過程中，Agile Analog 的 IP 不局限于特定的過程，可以為更廣泛的客戶群提供服務(wù)，從而在模擬領(lǐng)域?qū)崿F(xiàn)真正的 IP 重用。

關(guān)于作者：

Michael Lei 是 Agile Analog 亞太地區(qū)的 FAE。于 2007 年作為射頻電路設(shè)計(jì)師開始其職業(yè)生涯，曾在臺灣和中國的多家 IC 設(shè)計(jì)公司設(shè)計(jì)射頻電路、領(lǐng)導(dǎo)射頻項(xiàng)目、領(lǐng)導(dǎo) SoC 項(xiàng)目、推出新產(chǎn)品、管理客戶項(xiàng)目并為新項(xiàng)目進(jìn)行技術(shù)營銷。主要專長是蜂窩、Wi-Fi、藍(lán)牙及其在物聯(lián)網(wǎng)應(yīng)用中的使用的射頻和模擬電路和系統(tǒng)。

編輯：黃飛