隨著晶體管尺寸的不斷縮小,為保證柵控能力,需要維持足夠的柵電容,因此要求柵氧厚度繼續(xù)減薄。然而,當柵氧物理厚度減薄到低于 1.5nm時,由于直接隧道效應指數(shù)級增加,器件漏電隨之大幅增加,從而導致器件無法實際工作。通過將相對介電常數(shù)(Relative Dielectrie Constant) 遠大于 SiO2(K大約3.9)的高K柵介質材料導入集成電路工藝,如HfO2(相對介電常數(shù)為 24~40),可以在保證等效柵氧厚度(Equivalent Oxide Thickness, EOT)持續(xù)縮小的前提下,使柵介質的物理厚度相對較大,以抑制柵泄漏電流。然后用TaN、TiN 、TiAI、W 等金屬合金或化合物疊層結構取代多晶硅柵,金屬疊層具有功函數(shù)調節(jié)和降低電阻率等作用,可避免多晶硅柵的耗盡效應,同時保證高k柵介質材料與金屬柵有較好的接觸效果。
目前,高K柵介質與金屬柵極技術已廣泛應用于 28mmn 以下高性能產(chǎn)品的制造,它在相同功耗情況下可以使集成電路的性能大幅度提高,泄漏電流大幅下降。高K金屬柵的應用經(jīng)歷了較長的探索過程:在很長的時間里,晶體管的柵氧化層都是采用高溫干法或濕法熱氧化硅形成氧化層;后來為了提高 氧化層的介電常數(shù),在氧化過程中摻入N元素形成 SiON柵介質層;隨著柵多晶硅厚度的降低,不僅導致電阻變大,還列起器件延遲和柵耗盡效應。在此背景下,在28nm這個工藝節(jié)點,工業(yè)界大多開始使用 HKMG 作為超大規(guī)模集成電路的標準工藝,雖然性能得到大幅提升,但也大大增加了工藝復雜度。
由于HKMG與 Poly/SiO2的 MOSFET結構有很大的不同,導致整個器件的工藝條件發(fā)生巨大變化,而且大量的 IP 核需要重新設計。 在最初的工藝開發(fā)階段,業(yè)內存在兩種制作HKMG 結構晶體管的工藝技術路線,分別是 Gate-Fiest(先柵極)工藝和 Gate-Last(后柵極)工藝。 Gate-First 工藝相對簡單,但是 p-MOS 閾值電壓很難控制;而 Gate-Last 工藝比較復雜,但它可以有效地調節(jié)柵極材料的功函數(shù)值,方便調節(jié)閾值電壓,還可以在p-MOS 的溝道實現(xiàn)改善溝道載流子遷移率的硅應變力。在同時兼顧高性能與低功耗的情況下(如手機應用處理器和基帶芯片等),Gate-Last 工藝逐漸取得優(yōu)勢,是目前大規(guī)模生產(chǎn)中的主流工藝。
審核編輯 :李倩
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原文標題:高K金屬柵工藝(HKMG)
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