簡化日益定制的RISC-V處理器的設(shè)計(jì)驗(yàn)證

作者：Brandon Lewis，Saumitra Jagdale

RISC-V被稱為開放標(biāo)準(zhǔn)指令集架構(gòu)（ISA），其基本指令已被凍結(jié)以最大程度地降低復(fù)雜性。但最近，它添加了廣泛的自定義擴(kuò)展和增強(qiáng)功能，使其在構(gòu)建特定應(yīng)用的系統(tǒng)的SoC設(shè)計(jì)人員中越來越受歡迎。

這些架構(gòu)中采用的定制功能通常通過硬件/軟件協(xié)同設(shè)計(jì)策略得到增強(qiáng)，該策略優(yōu)化軟件以最大限度地提高RISC-V處理器IP的專用功能。

但是，無論系統(tǒng)是否在硬件/軟件協(xié)同設(shè)計(jì)環(huán)境中開發(fā)，構(gòu)建穩(wěn)定的SoC設(shè)計(jì)和驗(yàn)證流程的過程仍然涉及大量的設(shè)置和耗時(shí)的手動(dòng)更改。研究估計(jì)，SoC 驗(yàn)證消耗了 SoC 設(shè)計(jì)總時(shí)間和成本的 50-80%，而且使用 RISC-V 處理器的驗(yàn)證工程師比 Arm SoC 有更多的工作，因?yàn)?CPU 本身以及任何定制也必須進(jìn)行驗(yàn)證。

“開源IP的日益普及也有助于團(tuán)隊(duì)的增長，作為SoC項(xiàng)目初始階段的傳入質(zhì)量檢查，”硬件設(shè)計(jì)驗(yàn)證，RISC-V處理器模型和軟件仿真虛擬原型提供商Imperas最近的一份聲明中寫道?！按送?，修改或擴(kuò)展基本核心功能的設(shè)計(jì)選項(xiàng)將從一開始就取決于有效的設(shè)計(jì)驗(yàn)證框架。

圍繞可定制的RISC-V IP規(guī)范化驗(yàn)證

事實(shí)上，隨著RISC-V的成熟，越來越多的設(shè)計(jì)團(tuán)隊(duì)選擇“修改或擴(kuò)展基本核心功能”，以至于RISC-V基金會(huì)組織了特殊興趣小組，為目標(biāo)用例規(guī)范擴(kuò)展功能集。這些工作組可以在下圖的左側(cè)看到，自該表在春季發(fā)布以來，其中許多工作組已從待定狀態(tài)轉(zhuǎn)變?yōu)榛顒?dòng)狀態(tài)。

作為回應(yīng)，ImperasDV工具正在尋求通過與當(dāng)前UVM SystemVerilog技術(shù)兼容的“黃金參考模型”來簡化RISC-V SoC設(shè)計(jì)驗(yàn)證過程。它具有具有鎖步比較設(shè)計(jì)驗(yàn)證方法的環(huán)境，允許在Verilog或SystemVerilog中編程的被測器件（DUT）運(yùn)行和構(gòu)建裝配級程序。這有助于解決異步事件，從而在發(fā)現(xiàn)錯(cuò)誤時(shí)減少調(diào)試分析時(shí)間。

該工具的主要組件是：

指令測試生成器

RTL 被測器子系統(tǒng)

功能覆蓋率測量

測試臺(tái)/線束

因佩拉斯DV子系統(tǒng)

該工具的信封可容納整個(gè) RISC-V ISA，包括特權(quán)操作模式，并與最新的 Vector、DSP/SIMD、Bitmanip 和加密（標(biāo)量）擴(kuò)展兼容。從架構(gòu)的角度來看，ImperasDV提供了一個(gè)支持RISC-V驗(yàn)證接口（RVVI）標(biāo)準(zhǔn)的驗(yàn)證環(huán)境。這簡化了客戶 RTL、參考模型和測試平臺(tái)之間的集成。

如前所述，該集成有助于復(fù)雜超標(biāo)量管道的鎖步和比較驗(yàn)證，并且該平臺(tái)可以容納多個(gè)硬件線程和無序的完整指令。Imperas的黃金參考模型確保平臺(tái)評估的操作數(shù)據(jù)正確執(zhí)行，即使是跨不同版本，這要?dú)w功于對特定修訂的可配置版本控制支持。

開源協(xié)同設(shè)計(jì)現(xiàn)在開始

ImperasDV RISC-V驗(yàn)證工具鏈已被許多半導(dǎo)體行業(yè)領(lǐng)先的RISC-V供應(yīng)商采用，其中一些供應(yīng)商已經(jīng)擁有工作硅原型，目前正在研究第二代設(shè)計(jì)。其中包括Codasip，EM Microelectronics（Swatch），NSITEXE（Denso），Nvidia Networking （Mellanox），OpenHW Group，MIPS Technology，Seagate Technology，Silicon Labs和Valtrix Systems，以及其他尚未公開的公司。

當(dāng)然，我們還沒有解決硬件/軟件協(xié)同設(shè)計(jì)等式的另一面：嵌入式軟件開發(fā)。在這里，Imperas還通過建模和仿真解決方案加快設(shè)計(jì)周期，只有這些解決方案基于開源開放虛擬平臺(tái)（OVP）模型。

該公司的riscvOVPsim指令集模擬器（ISS）允許以高達(dá)1，000 MIPS的速度開發(fā)和調(diào)試針對RISC-V處理器目標(biāo)的代碼。它利用Imperas的OVP快速處理器模型庫來提供指令精確的單核RISC-V配置和變體，甚至被RISC-V基金會(huì)的合規(guī)性框架和測試套件使用。

最重要的是，riscvOVPsim可以從GitHub免費(fèi)下載，并且可以在www.ovpworld.org/riscvOVPsimPlus 找到包含新RISC-V矢量擴(kuò)展的增強(qiáng)測試套件。

riscvOVPsim 的可用升級包括虛擬平臺(tái)開發(fā)和仿真、多核軟件開發(fā)、可擴(kuò)展平臺(tái)套件以及多處理器主機(jī) （MPonMP） 加速軟件上的 QuantumLeap 多處理器目標(biāo)。

Imperas產(chǎn)品組合以及來自快速發(fā)展的RISC-V生態(tài)系統(tǒng)的其他工具，足以讓您立即開始自己的開放式處理器設(shè)計(jì)。

審核編輯：郭婷