通過縮短測試時間減少ASIC設(shè)計中的DFT占位面積

自過去十年以來，從消費類應(yīng)用、網(wǎng)絡(luò)或防御系統(tǒng)（包括傳感器）開始的不同應(yīng)用領(lǐng)域都是半導(dǎo)體VLSI電路技術(shù)的影響。對于ASIC（SoC）功耗，性能（時間）和面積始終是設(shè)計中具有挑戰(zhàn)性的因素。根據(jù)用戶應(yīng)用，對上述一個或所有因素進行優(yōu)化。除了PPA，處理IC結(jié)構(gòu)測試-DFT時間也成為一項聚合挑戰(zhàn)性的任務(wù)。由于設(shè)計復(fù)雜性每天都在增加數(shù)倍 - 由于摩爾定律，使用傳統(tǒng)的DFT掃描方法可以測試ASIC，但它會導(dǎo)致更高的測試數(shù)據(jù)量和測試時間非線性增加。以前，測試成本是實施掃描壓縮時唯一考慮的因素。與標準（未壓縮）相比，任何壓縮技術(shù)的關(guān)鍵要求都是保持較高的測試質(zhì)量。測試壓縮比在減少總測試時間方面起著至關(guān)重要的作用。在本文中，我們主要關(guān)注一種在芯片頂部使用最佳數(shù)量的測試通道來減少測試時間的方法，而不會影響測試質(zhì)量。

一、簡介

ASIC，如名稱所定義，是為特定應(yīng)用而設(shè)計的。可以使用不同的技術(shù)來創(chuàng)建ASIC，但由于高可靠性和低成本，CMOS很常見。對于ASIC（SoC設(shè)計），功耗、性能（時間）和面積是設(shè)計中具有挑戰(zhàn)性的因素。根據(jù)應(yīng)用權(quán)重，這些因素取決于ASIC。在這里，圖1顯示了不同的應(yīng)用，表I列出了因子的權(quán)重。

表一

功率、面積和時間比較

第二。ASIC設(shè)計中掃描壓縮的需求

早些時候，測試儀成本是實施掃描壓縮時唯一考慮的因素。測試模式的數(shù)量取決于測試數(shù)據(jù)量和測試時間。模式截斷選項會導(dǎo)致較低的測試覆蓋率，并最終增加發(fā)往客戶的百萬分之缺陷部件 （DPM），從而影響良率 ［1］。因此，為了避免由于測試質(zhì)量低而導(dǎo)致測試逃逸增加，業(yè)界已經(jīng)認識到不可避免地需要壓縮測試模式。下一代 ASIC （SoC） 設(shè)計流程具有更復(fù)雜的結(jié)構(gòu)，這導(dǎo)致有新的故障模型和額外的測試模式來檢測這些，壓縮也有助于解決該因素 ［1］。

掃描壓縮的結(jié)果如下 ［1］：

? 減少掃描數(shù)據(jù)存儲器的要求

? 減少每個零件的測試應(yīng)用時間

? 減少所需的掃描通道數(shù)量

? 縮短串行負載模式的仿真時間

A. 壓縮技術(shù)簡介

與標準（未壓縮）ATPG相比，任何壓縮技術(shù)的關(guān)鍵要求都是保持較高的測試質(zhì)量。壓縮技術(shù)基于傳統(tǒng)的確定性ATPG，并使用相同的故障模型，通過熟悉的流程［1］獲得類似的測試覆蓋率。它通過改進掃描測試數(shù)據(jù)的壓縮和減少測試時間來擴展ATPG。它通過使用少量掃描通道控制大量內(nèi)部掃描鏈 ［1］ 來實現(xiàn)掃描測試數(shù)據(jù)的壓縮。

B. 基本壓縮術(shù)語

對于壓縮，外部掃描鏈稱為掃描通道，以區(qū)別于內(nèi)核內(nèi)部的內(nèi)部掃描鏈 ［2］。它們的數(shù)量明顯少于內(nèi)部掃描鏈的數(shù)量。鏈通道比的確定，定義了設(shè)計的壓縮，直接影響測試覆蓋率和測試數(shù)據(jù)量。有效壓縮取決于掃描鏈和掃描通道 ［2］。

壓縮可以表示為 ATPG 的測試器內(nèi)存與壓縮的比率或 no 的比率。ATPG 與壓縮的測試周期。自 No.通道相同，兩種計算將是等效的 ［3］。

壓縮是兩個因素的函數(shù)［3］。：

* 鏈與通道比率：掃描鏈（內(nèi)部與核心）與掃描通道（外部）的比率

* 每種模式的班次循環(huán)次數(shù)變化（否。掃描鏈，否。掃描細胞和每個模式的初始周期）。

三、S罐壓縮分析

我們只能直接控制鏈與渠道的比例。然而，這三個因素是相關(guān)的。內(nèi)部掃描鏈與外部掃描通道的比率越高，每個模式的壓縮率就越高，但壓縮分析將在您改變不同因素時為您提供壓縮的估計計算 ［3］。

一個。什么是分析壓縮？

通常，掃描通道的數(shù)量由硬件資源決定，例如ATE上的測試通道和可用于測試的頂級設(shè)計引腳。但是，為了有效壓縮，我們可以更改掃描鏈要求。［4］。 壓縮分析命令處理不同鏈通道比對測試數(shù)據(jù)的影響，而無需修改芯片設(shè)計。壓縮分析有助于確定壓縮結(jié)構(gòu)的鏈通道比率、測試覆蓋率和測試數(shù)據(jù)量。

B.壓縮分析如何工作？

它分兩步分析應(yīng)用程序的壓縮。

這兩個步驟如下：

1. 分析掃描插入的設(shè)計，并給出測試覆蓋率開始下降的最大鏈通道比范圍。

2. 計算指定鏈通道比的硬件配置，生成臨時測試模式，并返回壓縮配置 ［4］ 的測試數(shù)據(jù)統(tǒng)計信息。

C. 壓縮分析流程：

1. 檢查當前掃描配置并計算通道/鏈比。

一個。根據(jù)壓縮配置，它將為您提供估計的壓縮比。（使用測試/測試配置報告進行檢查）。

2. 使用現(xiàn)有掃描配置寫出掃描設(shè)計網(wǎng)表并生成運行模式。

3. 在模式生成開始之前，添加analyze_compression命令。（模式生成之前）［4］。

4.此命令將有助于分析壓縮，并在模式生成階段結(jié)束時為您提供以下統(tǒng)計信息。

該工具分析設(shè)計并返回一系列鏈-通道比率值，從故障覆蓋率下降可忽略不計的比率開始，到故障覆蓋率下降 1% 的比率結(jié)束，如下所示：

圖2 壓縮分析數(shù)據(jù) ［4］

6. 為可忽略不計的故障覆蓋率下降選擇相應(yīng)的通道環(huán)比值，并重新計算通道數(shù)。

7. 更新的通道號將是實現(xiàn)高壓縮所需的最小通道，故障覆蓋率下降可以忽略不計。

表三

結(jié)果比較

基于Flow，進行了通道縮減實驗，表II顯示了通道鏈比、壓縮比、覆蓋率和模式數(shù)的結(jié)果比較。

四。對分層測試的影響

致力于尖端技術(shù)導(dǎo)致頂級ASIC/SoC的引腳數(shù)減少。頂層將提供有限的引腳進行測試，大多數(shù)情況下，這些引腳在功能引腳之間共享［5］。引腳數(shù)量在頂層受到限制。使用以下示例，我們可以檢查塊級掃描通道減少在芯片級協(xié)作期間如何提供幫助。考慮下圖所示的場景。

使用不同的案例/場景，我們將檢查掃描通道減少如何在頂層提供幫助。

1） 案例 1：考慮我們有 3 個塊內(nèi)核可用，并且有兩個在芯片頂層可用的實例。每個磁芯通過圖3（a）所示的4個掃描通道運行。在芯片頂級模式生成和仿真期間，所有三個實例都將成組使用。3 個核心/塊 * 2 個實例 = 6 個頂級實例?？紤]到我們將有 12 個頻道可用。為了容納所有 6 個實例，我們需要創(chuàng)建 2 個模式來生成模式，如圖 3（b） 所示。

圖 3（b）。分層測試的概念圖

因此，在這種情況下，我們需要創(chuàng)建總共 2 個組來容納所有實例（每個 3 個）以使用 12 個可用的掃描通道?，F(xiàn)在讓我們看看另一個案例。

2） 案例 2：在這種情況下，請考慮使用 analyze_compression。我們已經(jīng)減少了掃描通道，每個內(nèi)核使用的掃描輸入/輸出通道數(shù)量為2個，如圖4（a）所示。讓我們檢查統(tǒng)計數(shù)據(jù)。3 個核心塊 * 2 個實例 = 6 個實例，頂部可用的總掃描通道為 12。每個塊將只使用2個通道，所以使用的總通道是6個通道?？紤]到這一點，現(xiàn)在我們可以在 1 個模式下容納所有 6 個實例，如圖 4（b） 所示。測試時間將減少一半。

圖 4（b）。分層測試的概念圖

V. 增加壓縮和模式膨脹之間的權(quán)衡

1） 壓縮比

掃描通道數(shù)的減少導(dǎo)致更高的壓縮比。平衡壓縮目標與測試資源和設(shè)計需求也很重要。使用不必要的大壓縮目標可能會對壓縮、測試質(zhì)量和芯片設(shè)計布局產(chǎn)生不利影響。

2） 測試覆蓋率較低

較高的壓縮比增加了每個測試模式的壓縮，但也增加了生成無法壓縮的測試模式的可能性，并可能導(dǎo)致較低的測試覆蓋率［6］。

3） 模式膨脹

更高的壓縮比還減少了動態(tài)壓實可以適應(yīng)測試模式的故障數(shù)量。這可以增加測試模式的總數(shù)以檢測這些故障。

為了減輕較高壓縮對 ATPG 覆蓋率和模式數(shù)的影響，在analyze_compression期間，選擇通道與鏈比的值，以便對覆蓋率的影響可以忽略不計。

結(jié)論

在本文中，我們檢查了掃描壓縮是否確實有助于減少ASIC設(shè)計中的測試時間（DFT），而且掃描通道減少是幫助頂級測試時間的一種方式。根據(jù)示例案例研究，我們可以確定有效壓縮所需的最小通道數(shù)，以及它如何影響其他參數(shù)，如鏈通道比、壓縮比和測試時間。如今在半導(dǎo)體行業(yè)中，這些因素被廣泛用于節(jié)省測試成本。

審核編輯：郭婷