芯片制程到3nm后如何突破良率難題？

（文/程文智）三星電子今年7月25日在韓國京畿道華城園區(qū)V1生產(chǎn)線（EUV專用）為采用了新一代全環(huán)繞柵極（Gate All Around，簡稱GAA）晶體管制程節(jié)點(diǎn)的3nm芯片晶圓代工產(chǎn)品舉行了出廠儀式。才過4個月不到，韓國媒體Naver就爆出，三星3nm制程的良率非常低，不足20%。而且其5nm和4nm節(jié)點(diǎn)的良率問題也遲遲沒有得到改善。

其實(shí)，三星電子從2000年初就已經(jīng)開始了對GAA晶體管結(jié)構(gòu)的研究。自2017年開始，將其正式應(yīng)用到3納米工藝，并于今年6月宣布啟動利用GAA技術(shù)的3納米工藝的量產(chǎn)。是全球首家將GAA晶體管結(jié)構(gòu)用于晶圓制造的代工企業(yè)。據(jù)悉，我國的一家礦機(jī)芯片企業(yè)PanSemi（磐矽半導(dǎo)體）是三星電子的第一家客戶，目前也可能是其唯一的客戶。

據(jù)報道，三星電子為了解決良率問題，找到了美國的Silicon Frontline Technology，向這家企業(yè)尋求幫助。據(jù)說目前進(jìn)展情況還不錯。

那么，三星電子在GAA上花的時間超過了20年，為何良率問題遲遲沒有得到解決呢？問題究竟出在了哪里？我們先從芯片的最基礎(chǔ)單元------晶體管結(jié)構(gòu)的發(fā)展說起，然后看看有什么應(yīng)對之策。

晶體管結(jié)構(gòu)的發(fā)展歷史

半導(dǎo)體芯片其實(shí)是眾多晶體管（Transistor）的集合，而晶體管其實(shí)就是一個小的開關(guān)。一個晶體管就代表了一個0或者1，也就是所謂的一個位元。在20nm以上的制程中，使用的晶體管被稱為金屬氧化物半導(dǎo)體場效應(yīng)管（MOSFET：Metal Oxide Semiconductor FET）；20nm~3nm，采用的是鰭式場效應(yīng)晶體管（Fin FET： Fin Field Effected Transistor）；3nm以下，采用的則是全環(huán)繞柵極場效應(yīng)晶體管（GAAFET：Gate All Around Field Effect Transistor）。

為何會如此演進(jìn)呢？主要是因?yàn)榫w管的工作原理，在晶體管內(nèi)部，科學(xué)家定義了一個柵極長度（Gate Length）的概念，這是電子流通的方向，而其短邊就是所謂的制程。

原理是在金屬柵極上加一個電壓來控制電子的導(dǎo)通和關(guān)閉。電子能夠?qū)ㄟ^去就代表1，如果關(guān)斷則代表0。這個開關(guān)就是靠柵極施加電壓來造成電場來控制的，可電場的主要影響在接觸面上，如果柵極的長度越做越小，粉色的接觸面積就會越來越小，當(dāng)小到一個程度，要關(guān)住電子的時候，就會關(guān)不住。鎖不住的電子就會偷偷溜過去。因此，先進(jìn)制程中漏電流就會變大。

解決這個問題的辦法就是增大柵極與電子通道的接觸面積，接觸面積越大，控制效果越好。所以到20nm以下就改用鰭式場效應(yīng)晶體管，加電壓的時候就變成粉色這部分面積就增加了，所以效果會比較好。電場的作用比較強(qiáng)，可以鎖住電子不會漏電。

到了3nm以下，實(shí)在太小了，接觸面積又不夠了，怎么辦呢？只好上下左右，統(tǒng)統(tǒng)把它包起來，用柵極把電子通道包起來，成為了GAAFET，這樣的控制效果會比較好。

就目前來說，每一家晶圓代工廠大概都是用這樣的方式去制作。

良率問題低迷該怎么辦？

三星電子這次先于臺積電推出3nm制程，但情況并沒有好轉(zhuǎn)，良率不足20%，這成本就有點(diǎn)高了。加上此前就由于在4nm和5nm制程良率無法得到改善，而讓大客戶高通和英偉達(dá)等大客戶轉(zhuǎn)單臺積電了。此次要是還不能解決良率問題，可能大客戶就此失去了。

為了能夠更好地解決良率問題，三星電子此次找上了美國廠商Silicon Frontline Technology，讓他們幫忙協(xié)助其提高3nm GAA結(jié)構(gòu)的良率。

根據(jù)Silicon Frontline Technology官網(wǎng)信息，該公司位于加利福尼亞州圣何塞，主要提供半導(dǎo)體設(shè)計和驗(yàn)證解決方案。該公司為布局后驗(yàn)證提供有保證的準(zhǔn)確和有保證的快速電阻、電容、ESD 和熱分析，其產(chǎn)品已被70多家客戶使用，其中包括全球前25家半導(dǎo)體供應(yīng)商中的12家，得到領(lǐng)先代工廠的認(rèn)可和使用，并已用于500多種設(shè)計中。而且，客戶已經(jīng)使用他們的技術(shù)解決了10nm、14nm、28nm、40nm、ADC、Serdes、敏感模擬電路、圖像傳感器、存儲器、定制數(shù)字設(shè)計和電源設(shè)備的問題。

其主要的經(jīng)驗(yàn)在于為晶圓廠提供靜電放電（ESD）預(yù)防技術(shù)，而靜電放電是晶圓生產(chǎn)過程中產(chǎn)生缺陷的主要原因，據(jù)悉也是三星3nm GAA技術(shù)的良率過低的重要原因之一。Silicon Frontline Technology公司已經(jīng)藉由水質(zhì)和靜電放電（ESD）預(yù)防技術(shù)降低生產(chǎn)過程中的缺陷，以提高晶圓的生產(chǎn)良率。

雖然三星號稱已經(jīng)透過整合其合作伙伴使用的技術(shù)獲得了積極成果，但實(shí)際成果還需要在未來幾個月內(nèi)持續(xù)觀察。

據(jù)了解，目前市面上所做的失效分析中，90%以上的失效都是靜電放電所造成的。根據(jù)電測結(jié)果，失效模式包含開路、短路或漏電、參數(shù)漂移、功能失效等。根據(jù)失效原因，失效模式可以分為電力過應(yīng)、靜電放電導(dǎo)致的失效、制造工藝不良導(dǎo)致的失效等。

靜電放電是如何產(chǎn)生的呢？在芯片的制造過程中，半導(dǎo)體設(shè)備與芯片上的金屬層之間，在制造過程中可能會發(fā)生靜電放電。靜電放電失效可以歸結(jié)為兩種情形，一是靜電放電直接作用在了芯片上；二是靜電放電干擾了生產(chǎn)的設(shè)備正常運(yùn)行，或者是干擾了外部電路環(huán)境。

上圖就是所謂的充電誘導(dǎo)損傷（CID，Charging Induced Damage），就是當(dāng)芯片在生產(chǎn)過程中，跟半導(dǎo)體設(shè)備接觸或者接近，可能產(chǎn)生充電誘導(dǎo)損傷，這個圖是晶圓表面被靜電打壞的照片，仔細(xì)放大看，就會發(fā)現(xiàn)，實(shí)際上就是里面的某一個晶體管被損傷了，如果用顯微鏡仔細(xì)看，就會發(fā)現(xiàn)這顆IC基本上被打壞了。

上圖中左圖表示的是一個被靜電打壞的現(xiàn)象。從側(cè)面看，你會發(fā)現(xiàn)，多層金屬導(dǎo)線當(dāng)發(fā)生靜電打壞的現(xiàn)象，這個地方就會有缺陷，這時候，這顆芯片就壞掉了。通過分析可以發(fā)現(xiàn)在晶圓的某些位置，特別容易發(fā)生靜電放電損壞芯片的現(xiàn)象。比入上圖右圖所示的紅點(diǎn)，就是實(shí)驗(yàn)室中，科研人員測得的在某個條件下，某些位置容易打傷芯片。

結(jié)語

三星遇到的一直都是良率的問題，所以這次，他們想通過Silicon Frontline Technology提供的靜電放電模擬軟件協(xié)助其找到原因，進(jìn)而解決良率的問題。如果此次他們能夠成功解決良率問題，那么在未來的先進(jìn)制程競爭中超越臺積電。

畢竟臺積電目前的3nm制程采用的仍然是FinFET技術(shù)，到2025年2nm時，他們才會采用GAAFET技術(shù)。而三星此次如果解決了良率問題，那么在2nm競爭時，將會比臺積電多出3年的實(shí)踐經(jīng)驗(yàn)。因此，兩家公司的決戰(zhàn)點(diǎn)應(yīng)該會在2025年之后。