3D-IC設(shè)計(jì)之系統(tǒng)級(jí)版圖原理圖一致性檢查

本文作者：杜燕燕

Cadence公司 Pegasus Product Engineering Team

隨著芯片工藝尺寸的縮小趨于飽和或停滯，設(shè)計(jì)師們現(xiàn)在專注于通過 3D-IC 異構(gòu)封裝，在芯片所在平面之外的三維空間中構(gòu)建系統(tǒng)。3D-IC 異構(gòu)封裝結(jié)構(gòu)可能包括多個(gè)芯片，它們被放置在一個(gè)通用的中介層上，或者通過芯片內(nèi)部的高級(jí)互連來集成內(nèi)存單元、處理器和其他功能模塊。

3D-IC 異構(gòu)封裝中集成了功能不同的芯片，這些芯片可以采用不同的工藝節(jié)點(diǎn)，也可以通過不同的 3D 結(jié)構(gòu)來堆疊，而且芯片、中介層、封裝之間會(huì)形成多個(gè)接觸面，系統(tǒng)級(jí)的物理驗(yàn)證變得很復(fù)雜，將面臨很多不同方面的挑戰(zhàn)：

013D-IC 設(shè)計(jì)中不同模塊的數(shù)據(jù)來自于不同的設(shè)計(jì)工具，設(shè)計(jì)師面臨著合并來自于不同平臺(tái)的物理數(shù)據(jù)然后去完成系統(tǒng)性的物理驗(yàn)證和分析的挑戰(zhàn)。

02不同的芯片可能來自于不同的 Foundry，采用不同的工藝，有著不同的物理驗(yàn)證規(guī)則，如何統(tǒng)一出一個(gè)系統(tǒng)級(jí)物理驗(yàn)證規(guī)則？

03不同的 3D 結(jié)構(gòu)中芯片和中介層的堆疊方式不同，設(shè)計(jì)師需要根據(jù)每個(gè)客戶的設(shè)計(jì)去定制不同的 LVS / ERC / DRC 驗(yàn)證規(guī)則。

04每個(gè)不同的堆疊層和堆疊層間的接觸面都需要單獨(dú)的進(jìn)行 LVS / ERC / DRC 檢查。

05每個(gè)接觸面都需要分別的進(jìn)行 GDS 合并去做 LVS / ERC / DRC，如何能夠無縫連接的合并不同設(shè)計(jì)平臺(tái)的數(shù)據(jù)并且在驗(yàn)證中將數(shù)據(jù)可視化？

06當(dāng)芯片個(gè)數(shù)增加時(shí)，驗(yàn)證的復(fù)雜度和工作量都會(huì)大大增加。

如何解決這些挑戰(zhàn)，讓我們先來看一下

3D-IC物理驗(yàn)證的要求

對于 3D-IC 物理驗(yàn)證，我們并不是指單顆 die 的物理驗(yàn)證，而是指不同的堆疊層接觸形成電氣連接所需要進(jìn)行的：

電氣規(guī)則檢查（ERC）

設(shè)計(jì)規(guī)則檢查（DRC）

版圖原理圖一致性檢查（LVS）

電氣規(guī)則檢查 ERC / 物理規(guī)則檢查 DRC

（Electrical Rule Checking / Design Rule Checking）

2.5D IC 采用 Micro Bump 在不同接觸面之間實(shí)現(xiàn)電氣連接和應(yīng)力緩沖，Bump 是一種金屬凸點(diǎn)，常見的形狀有球狀和柱狀，隨著工藝技術(shù)發(fā)展，Bump 直徑最早可達(dá) 200um，目前先進(jìn)工藝中都是采用 Micro Bump，它以更小的間距和更好的導(dǎo)熱性實(shí)現(xiàn)更多的 IO。

接觸面 ERC 需要檢查的項(xiàng)目主要包括：

1Bump 對齊

檢查 Bump 有沒有放在正確的位置

2Bump 覆蓋率

有些工藝不要求 Bump 完全對齊，兩個(gè) Bump 的形狀大小也不同，這時(shí)可能要求兩個(gè) Bump 重合的區(qū)域占比達(dá)到一定的數(shù)值，80% 或者 90% 等。

3Bump 丟失 / 多余

檢查是否有 Dangling 的 Bump。如下圖所示，上面的 Bump 沒有連接到其它任何 Bump 上，那么它就是一個(gè) Dangling Bump，產(chǎn)生的原因有可能是上面的 Bump 多余或者下面丟失對應(yīng)連接的 Bump。

版圖原理圖一致性檢查 LVS

3D-IC 的 LVS 驗(yàn)證是多層次、系統(tǒng)性的，需要檢查的項(xiàng)目主要包括：

1接觸面的連接性

包括 Bump 開路和 Bump 短路。

2中介層的連接性

2.5D 是將芯片集成在使用 Bump 作為表面連接的中介層上，中介層可以進(jìn)行重布線和插入 TSV，提高互聯(lián)密度。LVS 檢查 Interposer 上表面的 Bump 信號(hào)和下表面 Bump 信號(hào)連接的正確性與否，包括信號(hào)的開路和信號(hào)的短路。

3封裝基板的連接性

封裝基板上表面 pin 到封裝下表面 pin 之間的連接性也需要檢查。

4系統(tǒng)層面的連接性

在系統(tǒng)層面，每個(gè)特定功能的芯片的端口的連接不僅要保證邏輯的正確性，并且在物理層面也應(yīng)該有正確的連接性。

DIE2 的信號(hào)端口 IO_A[O] 連接：

IO_A[O] -> DIE2_BUMPF2_F24_A_OUT[4] -> INFO_BALLS9_A_OUT[4]（INFO下面端口） -> INFO_BALLS9_A_OUT[4] (封裝上面端口) -> PKG_BALL47_A_OUT[4]

這是正確的物理連接，也是期望的物理連接。

如果發(fā)生了這樣的情況：

IO_A[O] -> DIE2_BUMPF2_F24_A_OUT[4] -> INFO_BALLS9_A_OUT[4] (封裝上面端口) -> PKG_BALL47_A_OUT[4]

雖然邏輯上 IO_A[O] 最終連接到了PKG_BALL47_A_OUT[4]，但是這并不是期望的物理連接，這種情況下LVS會(huì)報(bào)告連接性丟失。

了解了物理驗(yàn)證的這些需求，讓我們來看看 Integrity 3D-IC 平臺(tái) + Pegasus System-LVS 的解決方案如何應(yīng)對 3D-IC 物理驗(yàn)證所面臨的這些挑戰(zhàn)：

Integrity 3D-IC 平臺(tái) + Pegasus System-LVS

解決方案

Cadence 的物理驗(yàn)證工具 Pegasus System-LVS 緊密集成在 Integrity 3D-IC 平臺(tái)中：

01可以將不同設(shè)計(jì)工具的物理數(shù)據(jù)合并生成一個(gè)系統(tǒng)層面的 GDS，進(jìn)行系統(tǒng)性的 LVS / ERC / DRC 檢查。

02Pegasus System-LVS 不依賴 Foundry 的物理驗(yàn)證規(guī)則，也不需要根據(jù)不同 die 的工藝節(jié)點(diǎn)，不同的 3D 結(jié)構(gòu)手動(dòng)定制化物理驗(yàn)證規(guī)則，只要輸入工藝相關(guān)的 GDS Layer Map 和 Connection 文件，就可以自動(dòng)生成物理驗(yàn)證規(guī)則，完成 LVS / ERC / DRC 檢查。

03可以根據(jù)用戶的選擇單獨(dú)或者同時(shí)對某個(gè)堆疊層接觸面或者堆疊層進(jìn)行LVS / ERC / DRC 檢查，也可以生成 IDX（Inter-Die-Xtalk Extraction）數(shù)據(jù)，可供 RC 抽取使用。

讓我們來看下 Pegasus System-LVS 設(shè)計(jì)實(shí)例：

在 Integrity 3D-IC 平臺(tái)中啟動(dòng) Pegasus System-LVS 完成物理驗(yàn)證的操作步驟：

Step1

進(jìn)行環(huán)境初始化時(shí)，在 Integrity 3D-IC 平臺(tái)可直接啟動(dòng) Pegasus 并查看安裝路徑，檢測環(huán)境是否正確：

Step2

在 Integrity 3D-IC 平臺(tái)中，3D-IC 設(shè)計(jì)的堆疊結(jié)構(gòu)一目了然。在物理驗(yàn)證之前，可定義堆疊面的接觸金屬層和堆疊層的位置和朝向：

Step3

對 Pegasus System-LVS 的配置文件進(jìn)行設(shè)置：

定義 GDS 文件路徑

定義 Layermap / Layerconnect 文件

定義 GDS 的接觸層

選擇其中某個(gè)設(shè)計(jì)模塊或者接觸面進(jìn)行檢查

Step4

GDS layer 映射文件和連接性文件

Layer 映射文件：

- 定義了設(shè)計(jì)文件 GDS 中包含的 Layer 名字和 GDS Number 的映射關(guān)系。

- 下面紅色圈出的部分需要手工輸入。例如下圖所示：

Layer 連接性文件：

- 指定了每個(gè)設(shè)計(jì)中 Layer 之間的連接關(guān)系，這些 Layer 需要在 Layer Mapping 文件中有過定義。

- 下圖是一個(gè)連接性文件的例子以及實(shí)際的物理連接圖：

Step5

設(shè)計(jì)檢查和接觸面檢查

設(shè)計(jì)檢查：

- 在設(shè)計(jì)檢查部分，用戶可以選擇檢查某個(gè)設(shè)計(jì)模塊或者只檢查 Bump 的連接性。

- 此外，在設(shè)計(jì)檢查部分除了可以手動(dòng)輸入例如 Layout File、Layer Map and Layer Connection 之外，還可以通過右上角的過濾按鈕加入其他的輸入文件，比如 Net Short Map 文件等。

接觸面檢查：

- 在接觸面檢查部分，用戶可以根據(jù)設(shè)計(jì)需要選擇性地檢查某個(gè)或者多個(gè)接觸面。

- 此外用戶可以控制 ERC 檢查

ERC Align

1. 用戶設(shè)置ERC Align的值， 正數(shù)表示需要對準(zhǔn)的Bump中心間距的最大值。

2. ERC Align的值為負(fù)數(shù)表示不啟動(dòng)ERC Align 檢查。

3. 誤差值的單位是微米。

ERC Area

1. 用戶設(shè)置ERC Area的值，表示需要對準(zhǔn)的Bump面積重合的最小比值。

2. ERC Align的值為0或者大于100表示不啟動(dòng)ERC Area檢查。

3. 誤差值是面積的比值。

（注意：接觸面檢查部分也有過濾按鈕可以加入或者過濾某些選項(xiàng)。）

Step6

Results Viewer（RV）

System-LVS 運(yùn)行完之后 Sysplanner 會(huì)自動(dòng)啟動(dòng) Design Review 和 Results Viewer，用戶可以很方便的進(jìn)行 Probe 和 Debug。

下面左圖是 Design Review，右圖是 LVS Results Viewer：

ERC / DRC Results

Cross-Section view

System-Stacking view

最后，讓我們總結(jié)下 Pegasus System-LVS flow 的優(yōu)勢：

Pegasus System-LVS 緊密集成在 Integrity 3D-IC 平臺(tái)中，用戶可以很方便的對不同設(shè)計(jì)平臺(tái)的數(shù)據(jù)進(jìn)行合并和物理驗(yàn)證。

Pegasus System-LVS 是獨(dú)立于 Foundry 的、自動(dòng)化的系統(tǒng)級(jí)物理驗(yàn)證工具。它不依賴Foundry 的物理驗(yàn)證規(guī)則，也不需要根據(jù)不同 die 的工藝定制化物理驗(yàn)證規(guī)則，只需要輸入相應(yīng)的 GDS Layer Map 和 GDS Connection File 就可以自動(dòng)生成物理驗(yàn)證規(guī)則完成 LVS / ERC / DRC 驗(yàn)證。

Pegasus System-LVS 可以生成 IDX 數(shù)據(jù)供 RC 抽取使用。

用戶可以對多個(gè)堆疊層接觸面或者堆疊層同時(shí)進(jìn)行 LVS / ERC / DRC 驗(yàn)證。

用戶也可以根據(jù)不同設(shè)計(jì)階段的需要，選擇性的檢查某些項(xiàng)目，比如只檢查某兩個(gè)堆疊層接觸面的 Pin 連接性，或者整個(gè)設(shè)計(jì)的 LVS / ERC / DRC。

Pegasus System-LVS 也支持輸入晶圓廠的物理驗(yàn)證規(guī)則進(jìn)行 LVS / ERC / DRC 驗(yàn)證。

希望 Integrity 3D-IC 平臺(tái)能夠方便越來越多工程師的系統(tǒng)設(shè)計(jì)，加速優(yōu)秀的芯片產(chǎn)品落地，推動(dòng)后摩爾時(shí)代的發(fā)展。

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Integrity 3D-IC 資料包：

- Cadence Integrity3D-IC 平臺(tái) 產(chǎn)品手冊

- Cadence Pegasus 3D-IC LVS / ERC / DRC PPT 介紹

Integrity 3D-IC 介紹：

Cadence Integrity 3D-IC 平臺(tái)提供了一個(gè)高效的解決方案，用于部署 3D 設(shè)計(jì)和分析流程，以實(shí)現(xiàn)強(qiáng)大的硅堆疊設(shè)計(jì)。該平臺(tái)是 Cadence 數(shù)字和簽核產(chǎn)品組合的一部分，支持 Cadence 公司的智能系統(tǒng)設(shè)計(jì)戰(zhàn)略（Intelligent System Design），旨在實(shí)現(xiàn)系統(tǒng)驅(qū)動(dòng)的卓越 SoC 芯片設(shè)計(jì)。

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審核編輯：湯梓紅