利用異步采樣速率轉(zhuǎn)換簡化數(shù)字?jǐn)?shù)據(jù)接口

作者：Abhilasha Kawle， Naiqian Ren， and Mayur Anvekar

本系列文章重點(diǎn)介紹了連續(xù)時(shí)間Σ-Δ（CTSD）模數(shù)轉(zhuǎn)換器（ADC）調(diào)制器環(huán)路的架構(gòu)特征，這些特性簡化了ADC模擬輸入側(cè)的信號鏈設(shè)計(jì)?，F(xiàn)在，我們將研究將ADC數(shù)據(jù)連接到外部數(shù)字主機(jī)的簡單創(chuàng)新方法，該主機(jī)對這些數(shù)據(jù)執(zhí)行應(yīng)用相關(guān)處理。數(shù)字?jǐn)?shù)據(jù)輸出采樣速率是ADC信號鏈的關(guān)鍵參數(shù)，適用于任何應(yīng)用。但是，每種應(yīng)用對采樣率有不同的要求。本文介紹了一種用于內(nèi)核ADC輸出的新型片內(nèi)采樣速率轉(zhuǎn)換技術(shù)，允許信號鏈設(shè)計(jì)人員以應(yīng)用所需的采樣速率處理ADC數(shù)字輸出數(shù)據(jù)。

ADC的工作是對模擬輸入信號進(jìn)行采樣，并將其轉(zhuǎn)換為等效的數(shù)字化格式。應(yīng)用需要數(shù)字?jǐn)?shù)據(jù)進(jìn)行進(jìn)一步處理的采樣速率不一定是ADC對模擬信號進(jìn)行采樣的采樣速率。每個(gè)應(yīng)用都需要獨(dú)特的數(shù)字輸出采樣率。采樣速率轉(zhuǎn)換器將輸入采樣速率的ADC數(shù)據(jù)映射到所需的輸出采樣速率。本文首先概述了各種應(yīng)用中的采樣速率要求，并確定了ADC支持寬范圍輸出采樣速率的需求。接下來，我們將快速回顧已知ADC架構(gòu)中的傳統(tǒng)采樣速率轉(zhuǎn)換技術(shù)及其缺點(diǎn)。接下來，我們將介紹新型異步采樣速率轉(zhuǎn)換（ASRC），它可以與任何ADC架構(gòu)配對，以獲得任何所需的輸出采樣速率，并簡化與外部數(shù)字主機(jī)的數(shù)字接口設(shè)計(jì)。將ASRC與CTSD ADC配對可提供兩全其美的優(yōu)勢，不僅簡化了ADC模擬輸入側(cè)的信號鏈設(shè)計(jì)，還簡化了ADC數(shù)字輸出側(cè)的信號鏈設(shè)計(jì)。

采樣率要求

對于任何驅(qū)動(dòng)數(shù)字?jǐn)?shù)據(jù)采樣速率選擇的ADC應(yīng)用來說，主要性能參數(shù)之一是ADC的預(yù)期精度。數(shù)字?jǐn)?shù)據(jù)中的樣本數(shù)量越多，模擬輸入的表示就越準(zhǔn)確。但這意味著要處理大量數(shù)據(jù)，這本身就會(huì)降低外部數(shù)字主機(jī)接口設(shè)計(jì)的復(fù)雜性和功耗。因此，根據(jù)所需的精度、功耗和設(shè)計(jì)復(fù)雜性的預(yù)算以及計(jì)劃的算法處理，每個(gè)應(yīng)用決定了數(shù)字?jǐn)?shù)據(jù)的采樣率。所需的大多數(shù)一般采樣率可分為以下幾類：

奈奎斯特采樣率

著名的奈奎斯特采樣1定理指出，采樣率應(yīng)至少是輸入帶寬的兩倍，以便忠實(shí)地表示模擬輸入的數(shù)字。因此，奈奎斯特采樣速率應(yīng)用的數(shù)字采樣速率是目標(biāo)輸入帶寬的兩倍。這種采樣率的一個(gè)眾所周知的例子是CD上的數(shù)字音頻數(shù)據(jù)存儲(chǔ)，其頻率為44.1 kSPS，其中感興趣的輸入音頻帶寬高達(dá)20 kHz。這是人類聽覺的頻率上限。

過采樣率

在頻率諧波分析或時(shí)域分析等少數(shù)應(yīng)用中，所需的采樣速率將比輸入帶寬高數(shù)倍。過采樣率的一個(gè)例子是沖擊檢測環(huán)境中瞬態(tài)信號的時(shí)域分析，如圖1所示。如果這種信號的采樣率是奈奎斯特采樣率，我們將無法獲得峰值和草皮的完整圖片。擁有更多的采樣點(diǎn)可以忠實(shí)地重建和分析信號。

圖1.瞬態(tài)信號的時(shí)域分析，具有（a）奈奎斯特采樣率和（b）過采樣率。

可變采樣率

在某些應(yīng)用中，例如相干采樣，要求根據(jù)模擬輸入頻率以良好的分辨率調(diào)整輸出采樣率。電力線監(jiān)控就是這樣一種示例應(yīng)用，它需要相干采樣以滿足IEC 61000-4-30中規(guī)定的A類電能質(zhì)量計(jì)。這些標(biāo)準(zhǔn)中的精度要求要求采樣率需要跟蹤輸入線路頻率漂移。在這些應(yīng)用中，電源線上的時(shí)鐘頻率合成器電路產(chǎn)生ADC的輸出數(shù)字?jǐn)?shù)據(jù)采樣時(shí)鐘，如圖2所示。

圖2.可變采樣率：電力線質(zhì)量監(jiān)控。

多采樣率

在檢測和分析各種不同類型模擬輸入的多通道應(yīng)用中，例如示波器或數(shù)據(jù)采集，每個(gè)通道的采樣率可能不同。在這種情況下，平臺(tái)中使用的ADC應(yīng)該能夠靈活地支持多采樣速率。

圖3.多采樣率應(yīng)用程序。

因此，我們看到數(shù)字?jǐn)?shù)據(jù)采樣率要求是應(yīng)用獨(dú)有的，并且沒有一刀切的采樣率。因此，廣泛的市場ADC需要支持各種可編程數(shù)字?jǐn)?shù)據(jù)采樣速率。

圖4顯示了與外部數(shù)字主機(jī)的通用ADC數(shù)字?jǐn)?shù)據(jù)接口。需要注意的一點(diǎn)是，本文討論的數(shù)字?jǐn)?shù)據(jù)接口不包括SPI或I等器件配置控制接口。2C.

圖4.通用ADC數(shù)字?jǐn)?shù)據(jù)接口。

內(nèi)核ADC使用采樣時(shí)鐘對模擬輸入進(jìn)行采樣，速率為f。罪，如圖 4 所示。在大多數(shù)數(shù)據(jù)手冊中，輸入采樣時(shí)鐘本身通常表示為MCLK。最終的數(shù)字輸出數(shù)據(jù)在采樣率f目錄.通常，這些引腳在數(shù)據(jù)手冊中標(biāo)記為ODR或DRDY或CONVST時(shí)鐘。在本文中，我們將使用總稱ODR時(shí)鐘來表示數(shù)字輸出數(shù)據(jù)時(shí)鐘。

ADC內(nèi)核的采樣速率，f罪，取決于 ADC 架構(gòu)。數(shù)字輸出數(shù)據(jù)速率，f目錄，取決于與外部數(shù)字主機(jī)的數(shù)據(jù)接口要求。在大多數(shù)ADC信號鏈應(yīng)用中，f罪和 f目錄可以具有不同的值并且不相關(guān)。因此，需要采樣速率轉(zhuǎn)換，將ADC內(nèi)核的數(shù)據(jù)映射到f罪到數(shù)字輸出數(shù)據(jù)在 f 處目錄.在以下章節(jié)中，我們將討論奈奎斯特ADC和過采樣ADC等知名ADC架構(gòu)中使用的傳統(tǒng)采樣速率轉(zhuǎn)換技術(shù)。此外，我們還將深入了解其他相關(guān)的數(shù)字?jǐn)?shù)據(jù)接口要求。

奈奎斯特速率ADC中的采樣速率轉(zhuǎn)換

在奈奎斯特速率轉(zhuǎn)換器中，ADC內(nèi)核的采樣頻率是模擬輸入帶寬的兩倍，f在.此類別下最常見的示例是奈奎斯特速率SAR ADC，其中輸入和輸出采樣速率相同。因此，數(shù)字輸出數(shù)據(jù)速率時(shí)鐘ODR可以重復(fù)使用為ADC內(nèi)核采樣時(shí)鐘MCLK。在SAR ADC數(shù)據(jù)手冊中，數(shù)字輸出數(shù)據(jù)時(shí)鐘表示為CONVST或DRDY。但是，如前所述，我們將在本文中將所有這些稱為ODR時(shí)鐘。ODR和MCLK組合導(dǎo)致一個(gè)簡化的數(shù)字?jǐn)?shù)據(jù)接口，如圖5所示，只有一個(gè)時(shí)鐘路由。由于時(shí)鐘由外部時(shí)鐘源或外部數(shù)字主機(jī)供電和控制，因此ADC由外部時(shí)鐘供電。這意味著 ADC 在外部托管模式下運(yùn)行。

圖5.托管模式下奈奎斯特速率轉(zhuǎn)換器的簡化數(shù)字?jǐn)?shù)據(jù)接口。

很容易縮放采樣率f目錄基于應(yīng)用要求和模擬輸入帶寬。用 f目錄縮放時(shí)，我們還縮放了ADC內(nèi)核的采樣時(shí)鐘速率f罪.另一個(gè)優(yōu)點(diǎn)是，由于f目錄縮放，整個(gè)ADC的功率呈線性縮放。這種簡化的數(shù)字?jǐn)?shù)據(jù)接口還帶來了許多其他擴(kuò)展的好處，其中之一是在多通道應(yīng)用中易于同步。

易于同步

在單通道ADC應(yīng)用中，提供給ADC的本地時(shí)鐘會(huì)將數(shù)字?jǐn)?shù)據(jù)固有地與給定時(shí)鐘同步。在多通道ADC應(yīng)用中，挑戰(zhàn)在于保證多個(gè)模擬輸入的同步采樣，并將數(shù)字?jǐn)?shù)據(jù)同步到ODR時(shí)鐘的時(shí)鐘邊沿，以便進(jìn)行進(jìn)一步的數(shù)字處理。有許多眾所周知的同步多聲道應(yīng)用示例，例如左聲道和右聲道具有特定同步要求的音頻應(yīng)用。另一個(gè)典型的例子是監(jiān)控電網(wǎng)中的各種電力線。同樣，在每條電源線內(nèi)，電壓、電流和功率輸入測量之間也需要同步。如圖6所示，使用奈奎斯特速率ADC，可以通過共享ODR時(shí)鐘并經(jīng)過精心規(guī)劃的路由，輕松實(shí)現(xiàn)多通道同步。精心規(guī)劃的路由涉及確保ODR時(shí)鐘以相等的延遲傳播到每個(gè)ADC，并提供最佳的通道同步。

圖6.在奈奎斯特速率采樣率轉(zhuǎn)換器中易于同步。

簡化的數(shù)字?jǐn)?shù)據(jù)接口是奈奎斯特速率轉(zhuǎn)換器的顯著優(yōu)勢。讓我們討論一些數(shù)字?jǐn)?shù)據(jù)接口的挑戰(zhàn)。

奈奎斯特速率控制的局限性

噪聲縮放

在基于應(yīng)用模擬輸入帶寬的奈奎斯特速率轉(zhuǎn)換器中，可以輕松調(diào)整數(shù)字?jǐn)?shù)據(jù)時(shí)鐘。時(shí)鐘縮放在功耗方面具有優(yōu)勢，但由于一種稱為混疊折返的現(xiàn)象，ADC噪聲會(huì)增加。奈奎斯特采樣定理的擴(kuò)展是，任何超出奈奎斯特頻率的信息都會(huì)折返或混疊回感興趣的頻帶。ADC的模擬輸入會(huì)有很多來自源和輸入模擬電路的不需要的信息或噪聲，并擴(kuò)展到非常高的頻率。ADC采樣導(dǎo)致任何超出f的輸入噪聲罪/2折回，導(dǎo)致目標(biāo)輸入帶寬中的噪聲增加。如圖7所示，隨著采樣速率的降低，更多的外部噪聲會(huì)折回，從而增加ADC輸出中的噪聲。

圖7.輸入噪聲折返與采樣頻率的關(guān)系

時(shí)鐘時(shí)序約束

對于SAR ADC，模擬輸入采樣時(shí)鐘需要兩相，如圖9a所示。一個(gè)是采樣階段，ADC的輸入采樣電容向模擬輸入充電，另一個(gè)是轉(zhuǎn)換階段，其中采樣數(shù)據(jù)被數(shù)字化。ADC的采樣電路通常需要一些最短的采樣時(shí)間，以獲得最佳ADC性能。因此，產(chǎn)生此時(shí)鐘的外部數(shù)字主機(jī)或時(shí)鐘源需要遵守這些時(shí)序約束。

時(shí)鐘抖動(dòng)

應(yīng)用板上的時(shí)鐘路由對時(shí)鐘源的電源噪聲或與電路板上其他信號的耦合很敏感，因?yàn)檫@種噪聲會(huì)增加時(shí)鐘邊沿的不確定性。時(shí)鐘邊沿的不確定性稱為抖動(dòng)，采樣時(shí)鐘上有各種類型的時(shí)鐘抖動(dòng)會(huì)影響ADC的性能。最常見的是周期間均方根抖動(dòng)。它增加了模擬信號采樣點(diǎn)的可變性，導(dǎo)致性能下降，如圖8所示。有關(guān)均方根時(shí)鐘抖動(dòng)對ADC性能影響的更多詳細(xì)信息，請參見各種文章。2

圖8.時(shí)鐘抖動(dòng)導(dǎo)致模擬輸入采樣點(diǎn)不確定。

總而言之，由于時(shí)鐘抖動(dòng)而在ADC數(shù)據(jù)中增加的誤差可以量化為信噪比（SNR）的下降。

其中σj是有效值抖動(dòng)。

等式1意味著要滿足所需的信噪比j，我們要么限制輸入帶寬，要么在數(shù)字主機(jī)或時(shí)鐘源有噪聲時(shí)采用額外的技術(shù)來過濾時(shí)鐘噪聲。

時(shí)鐘抖動(dòng)是多通道應(yīng)用中一個(gè)更大的挑戰(zhàn)，在這些應(yīng)用中，平衡同步和由于長時(shí)鐘路由引起的抖動(dòng)增加需要良好的時(shí)鐘架構(gòu)規(guī)劃。3計(jì)劃進(jìn)行適當(dāng)?shù)母綦x和緩沖，以確保在這種情況下ADC具有低噪聲時(shí)鐘。隔離使用常用的數(shù)字隔離器實(shí)現(xiàn)，但在設(shè)計(jì)復(fù)雜性和功耗方面需要額外的預(yù)算。

圖9.奈奎斯特速率轉(zhuǎn)換器數(shù)據(jù)接口的局限性：（a）時(shí)鐘時(shí)間限制和（b）多通道應(yīng)用中的隔離要求。

通過概述奈奎斯特速率ADC中的采樣速率控制，接下來我們來看看過采樣ADC中使用的采樣速率控制技術(shù)。

過采樣ADC中的采樣速率轉(zhuǎn)換

如本系列前面的文章所示，對連續(xù)時(shí)間信號進(jìn)行采樣和數(shù)字化會(huì)導(dǎo)致信息丟失，并在采樣輸出中引入量化噪聲。一類ADC遵循的原理是，樣本數(shù)量越多，精度越好，量化噪聲誤差越小。因此，模擬輸入采樣速率高于奈奎斯特采樣速率，稱為過采樣。一些新型精密SAR ADC使用這種過采樣技術(shù)，稱為過采樣SAR ADC。圖10a顯示了過采樣SAR ADC的噪聲優(yōu)勢。另一類使用過采樣概念的ADC是Σ-Δ型ADC。4在這里，量化噪聲Qe被進(jìn)一步塑造和推出，以提高目標(biāo)輸入帶寬的性能。圖10b顯示了Σ-Δ調(diào)制器量化噪聲的噪聲整形特性。在數(shù)學(xué)上，采樣頻率為 OSR × f目錄/2，其中 OSR 是過采樣率。

圖 10.（a） 過采樣SAR ADC的頻譜和（b）Σ-Δ ADC的頻譜。

將內(nèi)核ADC的過采樣數(shù)據(jù)直接連接到外部數(shù)字主機(jī)意味著會(huì)使其過載，使其具有大量冗余信息。此外，在某些情況下，主機(jī)可能不支持如此高的數(shù)字?jǐn)?shù)據(jù)速率傳輸所需的嚴(yán)格時(shí)序約束，還會(huì)導(dǎo)致高功耗。因此，如果僅提供目標(biāo)輸入帶寬中的性能優(yōu)化數(shù)據(jù)，則為最佳選擇。這意味著輸出數(shù)字?jǐn)?shù)據(jù)速率應(yīng)降低或抽取至奈奎斯特速率（2 × f在），或奈奎斯特速率的幾倍，根據(jù)應(yīng)用需要。因此，需要一個(gè)采樣速率轉(zhuǎn)換器，以f的高采樣速率映射ADC的核心數(shù)據(jù)。罪到所需的 f目錄.

傳統(tǒng)上，可以使用稱為抽取的數(shù)字采樣速率轉(zhuǎn)換技術(shù)，該技術(shù)將內(nèi)核ADC數(shù)據(jù)濾波并抽取倍數(shù)2N，如圖 11 所示。為ADC提供稱為MCLK的輸入采樣時(shí)鐘。所需的數(shù)字輸出數(shù)據(jù)采樣率（ODR/DRDY）時(shí)鐘（MCLK的分頻版本）作為輸出提供。分頻比是通過編程N(yùn)來實(shí)現(xiàn)的，基于所需的抽取率。為了在 f 上獲得更精細(xì)的分辨率目錄編程時(shí)，MCLK還可以根據(jù)應(yīng)用的輸入帶寬要求進(jìn)行擴(kuò)展。如果我們觀察過采樣ADC的數(shù)字?jǐn)?shù)據(jù)接口，則ODR時(shí)鐘由ADC給出和控制。這意味著ADC提供時(shí)鐘，在主機(jī)模式下稱為ADC。

圖 11.離散時(shí)間Σ-Δ（DTSD）ADC的數(shù)字?jǐn)?shù)據(jù)接口。

因此，利用抽取作為采樣速率轉(zhuǎn)換技術(shù)，ADC能夠以較低的輸出數(shù)據(jù)速率提供高性能數(shù)字?jǐn)?shù)據(jù)。但是這種技術(shù)有其自身的局限性。

抽取作為采樣率控制的局限性

非線性噪聲、功率縮放

在可變速率應(yīng)用中，抽取率和/或MCLK都可以縮放。當(dāng)僅增加抽取率時(shí)，f目錄隨著數(shù)字濾波器濾除更多的量化噪聲，噪聲降低。只有數(shù)字濾波器中的功率呈線性下降。如果像SAR ADC中討論的那樣降低MCLK，則整個(gè)ADC的功耗呈線性下降，但噪聲會(huì)因混疊折返而增加。

許多系統(tǒng)同時(shí)調(diào)整ADC的MCLK和抽取率以實(shí)現(xiàn)寬范圍的ODR，但這種方法可能會(huì)導(dǎo)致測量噪聲性能或系統(tǒng)功率性能發(fā)生不希望的階躍變化。

時(shí)鐘抖動(dòng)

過采樣ADC，自輸入采樣時(shí)鐘頻率f罪，比奈奎斯特速率SAR ADC對時(shí)鐘抖動(dòng)更敏感，如公式1所示。因此，MCLK的時(shí)鐘源和時(shí)鐘路由是根據(jù)應(yīng)用可容忍的抖動(dòng)噪聲來規(guī)劃的。無論是單通道還是多通道應(yīng)用信號鏈，應(yīng)用板上都會(huì)有許多開關(guān)信號。來自這種噪聲信號的耦合會(huì)增加MCLK上的時(shí)鐘抖動(dòng)。因此，需要使用數(shù)字隔離器為MCLK規(guī)劃隔離，以獲得最佳ADC性能。這種額外的設(shè)計(jì)規(guī)劃在面積和功率方面都有成本。如前所述，對于更精細(xì)的分辨率，在 f 中目錄編程，MCLK 也是可擴(kuò)展的。但是，具有所需 f 的 MCLK 時(shí)鐘源的可用性罪值和抖動(dòng)要求可能受到限制。

同步

實(shí)現(xiàn)同步是過采樣ADC的另一個(gè)額外挑戰(zhàn)。通常，提供一個(gè)名為SYNC_IN的額外引腳，用于Σ-Δ型ADC中的同步。SYNC_IN引腳的觸發(fā)啟動(dòng)模擬輸入的同時(shí)采樣和抽取濾波器的復(fù)位。數(shù)字濾波器建立時(shí)間過后，數(shù)字輸出數(shù)據(jù)同步。數(shù)字濾波器建立期間的數(shù)字輸出數(shù)據(jù)中斷，如圖12所示。它還假定所有ADC的MCLK和SYNC_IN命令是同步的。在高采樣速率時(shí)鐘上實(shí)現(xiàn)這種同步，特別是在存在隔離器或合成器的情況下，將是一個(gè)很大的挑戰(zhàn)。為解決數(shù)據(jù)中斷和同步挑戰(zhàn)而確定的一種系統(tǒng)解決方案是時(shí)鐘頻率合成器電路，例如PLL，它將為所有通道生成同步MCLK。

圖 12.DTSD ADC 中的同步，數(shù)據(jù)中斷。

快速總結(jié)一下，當(dāng)觸發(fā)SYNC_IN引腳時(shí)，PLL環(huán)路啟動(dòng)與參考時(shí)鐘的時(shí)鐘同步。在PLL建立期間，MCLK速率會(huì)進(jìn)行調(diào)整，以便在結(jié)束時(shí)，輸入ADC采樣邊沿和ODR時(shí)鐘邊沿同步。有關(guān)此解決方案的方法和內(nèi)容，請參閱“最新的 Σ-Delta ADC 架構(gòu)在同步關(guān)鍵分布式系統(tǒng)時(shí)避免中斷的數(shù)據(jù)流”。5

圖 13.基于PLL的解決方案，用于DTSD ADC中的同步。

結(jié)論是，與SAR ADC相比，由于對板載電路、PLL或時(shí)鐘頻率合成器有額外的要求，Σ-Δ型ADC或過采樣SAR ADC的同步增加了設(shè)計(jì)復(fù)雜性和功耗。ADI公司探索了另一種新技術(shù)，可在一定程度上緩解同步挑戰(zhàn)，稱為同步采樣速率轉(zhuǎn)換。

同步采樣率轉(zhuǎn)換 （SRC）

針對所討論的簡單抽取的一些挑戰(zhàn)的解決方案是使用同步采樣率轉(zhuǎn)換。6SRC的優(yōu)點(diǎn)是抽取率可以是f的任何整數(shù)或小數(shù)比罪，允許對 f 進(jìn)行精細(xì)控制目錄.ADI公司探索了這種技術(shù)，并將其與AD7770中的精密DTSD轉(zhuǎn)換器配對。有關(guān)SRC的更多詳細(xì)信息，請參見AD7770的數(shù)據(jù)手冊或參考資料。

亮點(diǎn)是，在f中具有精細(xì)分辨率的可能性目錄在SRC中編程，同步變得更加容易。例如，抽取率不是調(diào)諧外部MCLK，而是以非常精細(xì)的步長變化。因此，當(dāng)觸發(fā)SYNC_IN時(shí)，通道將同步，如圖 14 所示。

圖 14.使用 SRC 進(jìn)行多通道同步。

實(shí)現(xiàn)更精細(xì)的 f目錄在不縮放的情況下，MCLK可以解決簡單抽取技術(shù)所討論的大多數(shù)限制。SRC也有其自身的局限性和挑戰(zhàn)需要解決。

SRC的局限性

SRC 無法解決所有通道使用相同的 MCLK 的同步挑戰(zhàn)。

時(shí)鐘抖動(dòng)/同步

SRC在MCLK抖動(dòng)方面具有與簡單抽取采樣速率控制相同的限制。ADC性能對時(shí)鐘抖動(dòng)的靈敏度，因?yàn)楦哳l罪需要通過在MCLK上規(guī)劃隔離柵或噪聲濾波電路來解決。由于MCLK路由到多個(gè)ADC通道，因此在多通道應(yīng)用中，這一挑戰(zhàn)進(jìn)一步擴(kuò)大。為了實(shí)現(xiàn)同步，需要同步MCLK和SYNC_IN引腳信號，如圖16a所示。挑戰(zhàn)在于所有時(shí)鐘同時(shí)到達(dá)ADC，與PCB與時(shí)鐘的距離以及通過隔離柵的可能延遲無關(guān)。需要構(gòu)建精心設(shè)計(jì)的時(shí)鐘規(guī)劃，包括隔離柵和路由架構(gòu)，以確保所有ADC通道都能平等地看到延遲，即使路徑中有隔離器也是如此。

接口模式

到目前為止，我們討論的數(shù)字?jǐn)?shù)據(jù)接口是主機(jī)模式和托管模式，并且與ADC內(nèi)核架構(gòu)相關(guān)。例如，奈奎斯特速率ADC的數(shù)字?jǐn)?shù)據(jù)時(shí)鐘由外部時(shí)鐘源或數(shù)字主機(jī)控制和提供。因此，它們被限制為編程為托管模式。過采樣ADC為外部數(shù)字主機(jī)提供和控制數(shù)字時(shí)鐘。因此，它們被限制為編程為主機(jī)模式。因此，所討論的所有采樣率控制技術(shù)都存在一個(gè)普遍的局限性，即數(shù)據(jù)接口不能獨(dú)立規(guī)劃。

大多數(shù)數(shù)字?jǐn)?shù)據(jù)接口挑戰(zhàn)的解決方案是去耦MCLK時(shí)鐘和ODR時(shí)鐘域。因此，ADI重新引入了新穎的異步采樣速率轉(zhuǎn)換技術(shù)，使ODR時(shí)鐘和數(shù)據(jù)接口時(shí)鐘獨(dú)立，從而打破了ADC內(nèi)核架構(gòu)限制ODR時(shí)鐘選擇和控制的古老障礙。

異步采樣率轉(zhuǎn)換

ASRC 對內(nèi)核 ADC 數(shù)據(jù)進(jìn)行重采樣，頻率為罪在數(shù)字域中，并將其映射到任何所需的輸出數(shù)據(jù)速率。ASRC可以被認(rèn)為是一個(gè)數(shù)字濾波器，可以實(shí)現(xiàn)任何非整數(shù)抽取。但是，在性能、面積和功耗方面的優(yōu)化實(shí)現(xiàn)方案是ASRC處理分?jǐn)?shù)抽取，然后是一個(gè)簡單的抽取濾波器來解決整數(shù)抽取，如圖15所示。ASRC對ADC內(nèi)核數(shù)據(jù)進(jìn)行重采樣，并將數(shù)據(jù)抽取。罪/N × f目錄.ASRC 輸出端的數(shù)據(jù)速率為 N 乘以 f目錄.同時(shí)，抽取濾波器獲得所需的÷N抽取。

在 ASRC 實(shí)施的一種形式中，因子 f罪/N × f目錄可由信號鏈設(shè)計(jì)人員根據(jù) f 進(jìn)行編程罪的 ADC 和所需的 f目錄以及從ADC上實(shí)現(xiàn)的抽取濾波器中已知的N。這類似于在SRC中對抽取率進(jìn)行編程 - 不同之處在于抽取率可能是一個(gè)無理比率，并且可以獲得非常精細(xì)的分辨率。在這種情況下，與SRC一樣，ODR時(shí)鐘與MCLK同步，并且是通過分頻MCLK在片上產(chǎn)生的輸出。

ASRC實(shí)現(xiàn)的另一種形式是ODR時(shí)鐘由外部時(shí)鐘源或類似于奈奎斯特速率轉(zhuǎn)換器的數(shù)字主機(jī)提供。在這種情況下，ASRC有一個(gè)內(nèi)部時(shí)鐘合成器，它將計(jì)算f罪/N × f目錄比率并生成ASRC和抽取濾波器所需的時(shí)鐘。ODR 無需同步到 MCLK，可以以任何采樣速率獨(dú)立設(shè)置。

圖 15.ASRC實(shí)現(xiàn)：（a）對比率進(jìn)行編程，（b）對比率進(jìn)行片上計(jì)算。

因此，無論以何種形式，ASRC技術(shù)都使信號鏈設(shè)計(jì)人員能夠精細(xì)地設(shè)置信號鏈。目錄并超越了限制 f 的古老限制目錄輸入采樣率的整數(shù)或小數(shù)比。因此，ODR時(shí)鐘的采樣速率和時(shí)序要求現(xiàn)在純粹是數(shù)字接口的功能，與ADC的輸入采樣頻率完全解耦。在這兩種實(shí)現(xiàn)形式中的任何一種中，我們都會(huì)看到ASRC的優(yōu)勢使信號鏈設(shè)計(jì)人員能夠輕松進(jìn)行數(shù)字?jǐn)?shù)據(jù)接口設(shè)計(jì)。

ASRC的價(jià)值主張

去耦 MCLK 和 ODR 時(shí)鐘

無論哪種實(shí)現(xiàn)形式，由于有可能在 f 上獲得更精細(xì)的分辨率目錄可編程性/縮放率可以調(diào)整為幾分之一赫茲，ASRC允許獨(dú)立選擇MCLK和ODR時(shí)鐘速率。MCLK 率，f罪，可根據(jù)ADC性能和時(shí)鐘抖動(dòng)要求進(jìn)行選擇，而ODR時(shí)鐘溫度目錄，可根據(jù)數(shù)字?jǐn)?shù)據(jù)接口要求實(shí)現(xiàn)。

時(shí)鐘抖動(dòng)

在奈奎斯特速率轉(zhuǎn)換器和過采樣ADC中，我們發(fā)現(xiàn)MCLK和ODR是相關(guān)的。MCLK 需要縮放以實(shí)現(xiàn)更精細(xì)的分辨率目錄.但是，在任何條件下，與MCLK的時(shí)鐘抖動(dòng)要求相匹配的時(shí)鐘源的可用性罪價(jià)格有限。因此，在MCLK抖動(dòng)導(dǎo)致的ADC性能下降與可能的分辨率f之間需要權(quán)衡。目錄.在ASRC的情況下，可以選擇MCLK源以提供最佳的時(shí)鐘抖動(dòng)，因?yàn)閒罪無論 ODR 如何，都可以獨(dú)立選擇。

接口模式

由于 ASRC 將 MCLK 和 ODR 時(shí)鐘速率解耦，因此在接口模式選擇方面提供了一定程度的自由度。任何具有ASRC后端的ADC都可以獨(dú)立配置為主機(jī)或托管外設(shè)，而與ADC內(nèi)核架構(gòu)無關(guān)。

同步

在前面討論的多通道同步技術(shù)中，MCLK時(shí)鐘路由具有嚴(yán)格的要求。需要規(guī)劃隔離柵和時(shí)鐘架構(gòu)，以滿足時(shí)鐘抖動(dòng)和同步要求。現(xiàn)在，MCLK源可以獨(dú)立于每個(gè)通道，如圖16b所示。在主機(jī)工作模式下，抽取率可以獨(dú)立編程以實(shí)現(xiàn)同步。在托管模式下，如圖 16b 所示，ODR 可以共享和同步。由于ODR時(shí)鐘的速率很低，只是一個(gè)數(shù)字?jǐn)?shù)據(jù)選通時(shí)鐘，因此它沒有像MCLK那樣嚴(yán)格的抖動(dòng)要求。因此，放寬了隔離屏障或時(shí)鐘路由的嚴(yán)格要求。

圖 16.（a） 使用SRC進(jìn)行時(shí)鐘和SYNC_IN分配，以及（b）使用ASRC簡化時(shí)鐘和同步。

總之，ASRC為探索與外部數(shù)字主機(jī)接口的創(chuàng)新和簡化方式開辟了途徑。此外，MCLK可以獨(dú)立，使其成為與CTSD ADC配對的理想選擇。

ASRC 與 CTSD ADC 配對

CTSD ADC內(nèi)核還采用過采樣和噪聲整形的Σ-Δ概念，同時(shí)具有阻性輸入、基準(zhǔn)驅(qū)動(dòng)和固有混疊抑制的架構(gòu)優(yōu)勢。這些特性大大簡化了模擬輸入前端設(shè)計(jì)。如第2部分所述，由于內(nèi)核ADC環(huán)路是一個(gè)連續(xù)時(shí)間系統(tǒng)，因此環(huán)路系數(shù)被調(diào)諧為數(shù)據(jù)手冊中指定的固定輸入采樣速率。

CTSD ADC 的局限性在于 MCLK 不像 DTSD 或 SAR ADC 那樣可擴(kuò)展。如果CTSD ADC與SRC配對，則ODR將是該固定采樣時(shí)鐘的函數(shù)。這將限制CTSD ADC的使用途徑。應(yīng)用可能需要ODR，這是這個(gè)固定f的無理比率罪.此外，CTSD ADC 要求該 MCLK 精確且具有低抖動(dòng)，以實(shí)現(xiàn)最佳 ADC 性能。例如，要求的順序是頻率精度±100 ppm，均方根抖動(dòng)為10 ps。因此，MCLK需要精心規(guī)劃的時(shí)鐘架構(gòu)，以保證多通道應(yīng)用中的低抖動(dòng)噪聲增加。由于MCLK是一個(gè)高頻時(shí)鐘，因此挑戰(zhàn)越來越大。

ASRC具有MCLK和ODR解耦的能力，非常適合解決CTSD ADC架構(gòu)的局限性。MCLK時(shí)鐘源可以位于本地且靠近ADC，以避免長時(shí)間的時(shí)鐘路由以及與可能增加抖動(dòng)噪聲的其他信號耦合。因此，將ASRC與CTSD ADC相結(jié)合，可以帶來一類新的ADC，它利用了CTSD ADC的架構(gòu)優(yōu)勢，同時(shí)解決了其在固定、低抖動(dòng)MCLK中的局限性。

結(jié)論

ASRC使信號鏈設(shè)計(jì)人員能夠獨(dú)立地精細(xì)地選擇所需的輸出數(shù)據(jù)速率。另一個(gè)優(yōu)點(diǎn)是，通過對輸入采樣時(shí)鐘和ODR時(shí)鐘依賴性去耦，可以在多通道應(yīng)用中有效地規(guī)劃數(shù)字隔離。無論內(nèi)核ADC架構(gòu)如何，都可以自由配置數(shù)據(jù)接口，這是信號鏈的另一種簡化。本文有助于了解與傳統(tǒng)采樣率轉(zhuǎn)換相比，ASRC為數(shù)字?jǐn)?shù)據(jù)接口帶來的各種優(yōu)勢和簡化。一般來說，ASRC可以與任何ADC內(nèi)核架構(gòu)配對，但將其與CTSD ADC配對可以簡化模擬輸入端和數(shù)字?jǐn)?shù)據(jù)端的完整信號鏈設(shè)計(jì)。隨著ASRC的需求和價(jià)值主張的確立，請留意后續(xù)文章，該文章將更深入地探討ASRC的概念，并深入了解ASRC的構(gòu)建塊。這些細(xì)節(jié)有助于信號鏈設(shè)計(jì)人員了解與ASRC相關(guān)的性能指標(biāo)，并將其優(yōu)勢用于其應(yīng)用。

審核編輯：郭婷