有時(shí)，電源設(shè)計(jì)是PCB應(yīng)用的事后才想到的，壓縮的時(shí)間安排迫使工程師忽略標(biāo)準(zhǔn)V以外的關(guān)鍵細(xì)節(jié)。在， V外和負(fù)載要求。不幸的是， 遺漏的細(xì)節(jié)在PCB生產(chǎn)中可能作為難以診斷的問題出現(xiàn).例如，經(jīng)過漫長(zhǎng)的調(diào)試過程后，設(shè)計(jì)人員發(fā)現(xiàn)電路隨機(jī)行為不端，例如，由于開關(guān)噪聲。隨機(jī)誤差的來(lái)源可能很難確定。

本文是兩部分系列文章的第一部分，該系列文章解決了設(shè)計(jì)多軌電源時(shí)有時(shí)會(huì)被忽視的一些問題。第 1 部分重點(diǎn)介紹策略和拓?fù)?，?2 部分重點(diǎn)介紹功耗預(yù)算和電路板布局的細(xì)節(jié)，以及一些提示和技巧。由于許多應(yīng)用板使用電源來(lái)偏置多個(gè)邏輯電平，因此本系列文章將探討多電源板解決方案。目標(biāo)是實(shí)現(xiàn)正確的首次設(shè)計(jì)拓?fù)浠虿呗浴?/p>

如此多的選擇

對(duì)于任何特定的電源設(shè)計(jì)，都有許多可能的解決方案。在下面的示例中，描述了幾個(gè)選項(xiàng)，例如單芯片電源與多電壓軌集成電路（IC）。評(píng)估成本和性能權(quán)衡。本文介紹了低壓差（LDO）穩(wěn)壓器與開關(guān)穩(wěn)壓器（通常稱為降壓或升壓穩(wěn)壓器）的權(quán)衡。還包括混合方法（即LDO穩(wěn)壓器和降壓穩(wěn)壓器的混合搭配），包括電壓輸入至輸出控制（VIOC）穩(wěn)壓器解決方案。

在本文中，我們將探討開關(guān)噪聲，以及如果開關(guān)電源設(shè)計(jì)未被充分濾除，PCB電路會(huì)受到怎樣的影響。從頂層設(shè)計(jì)的角度來(lái)看，其他設(shè)計(jì)注意事項(xiàng)包括成本、性能、實(shí)現(xiàn)和效率。

例如，如何才能根據(jù)一個(gè)或多個(gè)給定的電源對(duì)多電源拓?fù)溥M(jìn)行最佳設(shè)計(jì)？在此基礎(chǔ)上，我們將深入探討設(shè)計(jì)、IC接口技術(shù)、電壓閾值水平以及影響電路的穩(wěn)壓器噪聲類型。我們將介紹一些基本邏輯電平，例如 5 V、3.3 V、2.5 V 和 1.8 V 晶體管間邏輯 （TTL）、互補(bǔ)金屬氧化物半導(dǎo)體 （CMOS） 及其各自的閾值要求。

提到了高級(jí)邏輯，例如正發(fā)射極耦合邏輯（PECL）、低壓PECL（LVPECL）和電流模式邏輯（CML），但沒有詳細(xì)介紹。這些示例是非常高速的接口，低噪聲水平對(duì)于這些接口很重要。設(shè)計(jì)人員需要了解如何避免由于信號(hào)擺動(dòng)而導(dǎo)致的這些問題。

在電源設(shè)計(jì)中，成本和性能往往齊頭并進(jìn)，因此設(shè)計(jì)人員必須仔細(xì)考慮邏輯電平和清潔電源的要求。通過設(shè)計(jì)堅(jiān)固性以及在公差和噪聲方面的可用裕量，還可以避免生產(chǎn)問題。

設(shè)計(jì)人員需要了解電源設(shè)計(jì)方面的權(quán)衡取舍：什么是可實(shí)現(xiàn)的，什么是可接受的。如果設(shè)計(jì)沒有達(dá)到所需的性能，那么設(shè)計(jì)人員必須檢查選項(xiàng)和成本，使其符合規(guī)格。例如，ADP5054等多軌器件可以滿足所需的性能優(yōu)勢(shì)，同時(shí)保持成本效益。

典型設(shè)計(jì)示例

讓我們從一個(gè)設(shè)計(jì)示例開始。圖1顯示了采用輸入12 V和3.3 V作為主電源的電路板框圖。主電源必須降壓，以產(chǎn)生5 V、2.5 V、1.8 V，可能還有3.3 V，適用于PCB上的應(yīng)用。如果外部3.3 V可以提供足夠的功率和足夠低的噪聲，則可以使用3.3 V輸入軌，而無(wú)需進(jìn)一步調(diào)節(jié)，以避免額外費(fèi)用。否則，可以使用12 V輸入軌來(lái)提供足夠的功率，方法是將其降壓至PCB應(yīng)用所需的3.3 V。

圖1.需要多軌電源解決方案的應(yīng)用板概述。

邏輯接口概述

PCB通常有多個(gè)電源。IC可以單獨(dú)使用5 V工作;或者可能需要多個(gè)電源，輸入/輸出接口使用5 V和3.3 V，內(nèi)部邏輯使用2.5 V，低功耗睡眠模式使用1.8 V。低功耗模式可能始終開啟，用于定時(shí)器功能、內(nèi)務(wù)管理邏輯等邏輯，或中斷時(shí)的喚醒模式或IRQ引腳使能和供電IC，即5 V、3.3 V和2.5 V電源。這些邏輯接口中的部分或全部通常在IC內(nèi)部使用。

圖2中的標(biāo)準(zhǔn)邏輯接口電平顯示了各種TTL和CMOS閾值邏輯電平及其可接受的輸入和輸出電壓邏輯定義。在本文中，我們感興趣的是輸入邏輯何時(shí)被驅(qū)動(dòng)為低電平，如電壓輸入低電平（V伊利諾伊州），以及當(dāng)驅(qū)動(dòng)為高電平時(shí)，由輸入邏輯電平高電平表示（VIH).特別是，我們專注于VIH，圖2中標(biāo)記為“避免”的閾值不確定性區(qū)域。

在所有情況下，都必須考慮±10%的電源容差。同樣，圖3顯示了高速差分信號(hào)。出于本文的目的，我們將重點(diǎn)介紹圖2所示的標(biāo)準(zhǔn)邏輯電平。

圖2.標(biāo)準(zhǔn)邏輯接口級(jí)別。

開關(guān)噪聲

如果濾波不當(dāng)，開關(guān)穩(wěn)壓器降壓或升壓電源設(shè)計(jì)會(huì)產(chǎn)生數(shù)十毫伏至數(shù)百毫伏的開關(guān)噪聲，可能產(chǎn)生400 mV至600 mV的尖峰。重要的是要知道開關(guān)噪聲是否是工作邏輯電平和接口的問題。

安全裕度

為了確保穩(wěn)健的 PSU 具有適當(dāng)?shù)陌踩６?，設(shè)計(jì)經(jīng)驗(yàn)法則是使用 –10% 容差的最壞情況。例如，5 V TTL V伊利諾伊州0.8 V 變?yōu)?0.72 V 和 1.8 V CMOS V伊利諾伊州0.63 V變?yōu)?.57 V，閾值電壓（V千） 相應(yīng)降低 （5 V TTL V千= 1.35 V 和 1.8 V CMOS V千= 0.81 V）。開關(guān)噪聲 （VNS） 可以是幾十 mV 到幾百 mV。此外，邏輯電路本身具有信號(hào)噪聲（VN） - 即干擾噪聲?？傌暙I(xiàn)噪聲電壓，V田納西= VN+ VNS，可在 100 mV 至 800 mV 范圍內(nèi)。當(dāng) V 田納西與標(biāo)稱信號(hào)相加以產(chǎn)生總信號(hào)電壓（VTSIG）：實(shí)際總信號(hào)，V TSIG= V特別興趣小組 + V田納西，影響閾值電壓（V千），進(jìn)一步擴(kuò)大了回避區(qū)域。信號(hào)電平在 V 以內(nèi)工作千區(qū)域是不確定的，其中邏輯電路可以隨機(jī)翻轉(zhuǎn);例如，最壞的情況會(huì)導(dǎo)致錯(cuò)誤觸發(fā)邏輯 1 而不是邏輯 0。

圖3.高速差分邏輯接口電平。

多軌 PSU 注意事項(xiàng)和提示

通過了解接口輸入和IC內(nèi)部邏輯的閾值電平，我們現(xiàn)在知道什么電平可以觸發(fā)真邏輯電平或（無(wú)意中）錯(cuò)誤邏輯電平。問題是：供應(yīng)必須有多安靜才能達(dá)到這些閾值？低壓差線性穩(wěn)壓器非常安靜，但在高降壓比下不一定有效。開關(guān)穩(wěn)壓器可以有效地降低電壓，但會(huì)產(chǎn)生一些噪聲。一個(gè)高效而安靜的電源系統(tǒng)可能應(yīng)該包含這兩種類型的電源的某種組合。本文重點(diǎn)介紹各種組合，包括混合方法，其中LDO穩(wěn)壓器在開關(guān)穩(wěn)壓器之后使用。

一種最大化效率和最小化噪音的方法（如果需要）1, 2

根據(jù)圖1的設(shè)計(jì)示例，為了最大限度地提高5 V穩(wěn)壓的效率并降低開關(guān)噪聲，請(qǐng)斷開12 V線路并使用降壓穩(wěn)壓器，例如ADP2386。從標(biāo)準(zhǔn)邏輯接口電平 — 5 V TTL V伊利諾伊州和 5 V CMOS V伊利諾伊州分別為0.8 V和1.5 V——我們僅使用開關(guān)穩(wěn)壓器即可實(shí)現(xiàn)允許裕量。對(duì)于這些供電軌，使用降壓拓?fù)淇蓪?shí)現(xiàn)效率最大化，而開關(guān)噪聲仍低于 V伊利諾伊州采用 5 V（TTL 和 CMOS）技術(shù)。使用降壓穩(wěn)壓器，例如圖4a所示的ADP2386配置，效率可高達(dá)95%，如ADP2386的典型電路和效率曲線所示（見圖4b）。如果本設(shè)計(jì)使用相對(duì)安靜的LDO穩(wěn)壓器，則從V壓降7 V。在到 V外會(huì)導(dǎo)致熱量和效率損失形式的顯著內(nèi)部功率耗散。對(duì)于具有少量額外成本的穩(wěn)健設(shè)計(jì)，在降壓穩(wěn)壓器之后使用LDO穩(wěn)壓器產(chǎn)生5 V電壓是一個(gè)額外的好處。

圖4.ADP2386的（a）典型電路和（b）效率曲線。

圖5.典型的ADP125應(yīng)用。

五世伊利諾伊州對(duì)于2.5 V和1.8 V CMOS，分別為0.7 V和0.63 V。遺憾的是，該邏輯電平的安全裕度不足以避免開關(guān)噪聲。要解決此問題，有兩個(gè)選項(xiàng)可用。第一種選擇是，如果圖1所示的輸入外部3.3 V電源具有足夠的功率且噪聲非常低，則分接該外部3.3 V，并使用線性穩(wěn)壓器（LDO穩(wěn)壓器），例如ADP125（圖5）或ADP1740作為2.5 V和1.8 V電源。請(qǐng)注意，從3.3 V到1.8 V有1.5 V壓降。如果這種下降是一個(gè)問題，則可以使用混合方法。第二種選擇是，如果外部3.3 V噪聲不低或功率不足，則通過降壓后接LDO穩(wěn)壓器分接12 V電源，以產(chǎn)生3.3 V、2.5 V和1.8 V電源;混合方法如圖6所示。

插入LDO穩(wěn)壓器會(huì)略微增加成本和電路板面積，并增加一點(diǎn)散熱，但為了實(shí)現(xiàn)安全裕度，這些權(quán)衡是必要的。使用LDO穩(wěn)壓器會(huì)略微降低效率，但可以通過保持V的小壓降來(lái)最小化在到 V外：3.3 V 至 2.5 V 為 0.8 V，3.3 V 至 1.8 V 為 1.5 V。 使用具有VIOC的穩(wěn)壓器可以最大限度地提高效率和瞬態(tài)性能，VIOC調(diào)節(jié)上游開關(guān)穩(wěn)壓器的輸出，以保持LDO穩(wěn)壓器兩端的最佳壓降。具有 VIOC 特性的示例包括 LT3045、LT3042 和 LT3070-1。

LT3070-1是一款5 A、低噪聲、可編程輸出、85 mV低壓差線性穩(wěn)壓器。如果必須使用LDO穩(wěn)壓器，則散熱是一個(gè)問題，其中功耗= V落×一.例如，LT3070-1支持3 A，穩(wěn)壓器兩端的壓降（或功耗）的典型值為3 A×85 mV = 255 mW。與一些壓差為400 mV的典型LDO穩(wěn)壓器相比，在3 A的相同輸出電流下，功耗為1.2 W，幾乎是LT3070-1的五倍。

或者，通過使用混合方法，我們可以以成本換取效率。圖6優(yōu)化了效率和性能，我們首先使用降壓穩(wěn)壓器（ADP2386）來(lái)盡可能提高效率，方法是將其調(diào)節(jié)到最低允許電壓，然后使用LDO穩(wěn)壓器（ADP1740）。

圖6.采用ADP2386和ADP1740組合的混合拓?fù)洹?/strong>