PLL/VCO技術(shù)如何提高性能、減小尺寸并簡(jiǎn)化設(shè)計(jì)周期

作者：Ian Collins and David Mailloux

多年來(lái)，微波頻率生成給工程師帶來(lái)了重大挑戰(zhàn)，需要深入了解模擬、數(shù)字和射頻 （RF） 以及微波電子學(xué)，特別是鎖相環(huán) （PLL） 和壓控振蕩器 （VCO） 集成電路 （IC） 組件，同時(shí)還需要可調(diào)諧濾波、寬帶放大和增益均衡。

本文重點(diǎn)介紹了近年來(lái)微波電路設(shè)計(jì)的進(jìn)步，這意味著硅技術(shù)的低相位噪聲VCO可以覆蓋一個(gè)倍頻程范圍。同一 IC 上的集成輸出分頻器允許幾個(gè)倍頻程的較低頻率覆蓋，而乘法器允許使用單個(gè) IC 產(chǎn)生高達(dá) 32 GHz 的頻率。小數(shù)N分頻PLL頻率合成器的進(jìn)步意味著微波頻率下的整體均方根抖動(dòng)可以低至60 fs，具有極小的頻率分辨率和最小的雜散音。低插入損耗寬帶濾波器可與這些集成的PLL/VCO IC配合使用，以改善整個(gè)系統(tǒng)的頻譜性能，從而大大簡(jiǎn)化微波和毫米波本振生成的挑戰(zhàn)。

介紹

本振 （LO） 是現(xiàn)代通信、汽車、工業(yè)和儀器儀表應(yīng)用中的重要組成部分。無(wú)論是從基帶到RF的上變頻或下變頻頻率，反之亦然，為汽車?yán)走_(dá)應(yīng)用生成斜坡頻率，材料檢測(cè)，還是開(kāi)發(fā)儀器來(lái)構(gòu)建和測(cè)試這些應(yīng)用的電路，LO都存在于我們生活的許多方面。電路和工藝技術(shù)的進(jìn)步有助于降低此類電路的成本、復(fù)雜性和面積，與過(guò)去相比，現(xiàn)代集成電路大大簡(jiǎn)化了LO的設(shè)計(jì)工作，因?yàn)檫^(guò)去需要更多樣化的有源和無(wú)源技術(shù)組合。

過(guò)去，GSM等2G通信應(yīng)用的大多數(shù)LO使用類似于ADI公司ADF4106的整數(shù)N分頻PLL，以及窄帶T封裝VCO（例如VCO190-1846T）。在大多數(shù)情況下，這些VCO的高質(zhì)量因數(shù)（Q）使其非常適合滿足該標(biāo)準(zhǔn)苛刻的相位噪聲規(guī)格。當(dāng)時(shí)的手機(jī)通常只支持一種無(wú)線標(biāo)準(zhǔn)，而該標(biāo)準(zhǔn)本身的數(shù)據(jù)速率有限（盡管2G網(wǎng)絡(luò)實(shí)現(xiàn)的出色覆蓋范圍幫助手機(jī)贏得了廣泛的市場(chǎng)認(rèn)可）?；綥O往往是使用各種IC和VCO子模塊組裝的模塊。

對(duì)無(wú)線數(shù)據(jù)速率和與不同全球無(wú)線標(biāo)準(zhǔn)的兼容性的更大需求推動(dòng)了寬帶VCO的發(fā)展，這將促進(jìn)更廣泛的頻率覆蓋范圍，并支持比使用窄帶VCO更多的新可用頻譜。支持這種數(shù)據(jù)吞吐量的微波回程網(wǎng)絡(luò)也面臨著支持更高階調(diào)制速率的壓力，并且針對(duì)不同的范圍和標(biāo)準(zhǔn)進(jìn)行了更多的配置，以使網(wǎng)絡(luò)提供商能夠減少工程工作并提高投資回報(bào)率。為了支持這些網(wǎng)絡(luò)的發(fā)展，典型的信號(hào)分析儀使用大而重的釔鐵石榴石（YIG）振蕩器和濾波，采用類似的笨重技術(shù)。

VCO 改進(jìn)

開(kāi)發(fā)集成硅微波VCO的最大技術(shù)挑戰(zhàn)是可用晶圓制造工藝的Q值有限。在許多情況下，Q值會(huì)從繞線電感器（用于T型封裝VCO）的典型值100s下降到略高于10，由于Leeson方程施加的限制，嚴(yán)重影響相位噪聲，其中相位噪聲L下午（公式1）與較高的VCO Q值和較低的頻率范圍呈平方反比關(guān)系。

基于砷化鎵（GaAs）或硅鍺（SiGe）制造的寬帶單核VCO通過(guò)將VCO的調(diào)諧端口范圍從5 V（通?？蓮拇蠖鄶?shù)硅基PLL電荷泵獲得）擴(kuò)展到15 V甚至30 V，解決了范圍與噪聲的問(wèn)題。這意味著諧振器Q可以保持不變，但擴(kuò)展的變?nèi)?a target="_blank">二極管可調(diào)諧性提供了更寬的調(diào)諧范圍，而不會(huì)降低相位噪聲。這種更高的調(diào)諧范圍帶來(lái)了一個(gè)挑戰(zhàn)，即使用有源低通濾波器將電荷泵電壓（通常為5 V）轉(zhuǎn)換為15 V或30 V（參見(jiàn)圖2中HMC733的調(diào)諧范圍）。這些有源濾波器需要高電壓、低噪聲運(yùn)算放大器。因此，典型的微波LO由PLL（ADF4106）和運(yùn)算放大器、GaAs VCO組成，在許多情況下，還包括一個(gè)額外的外部分頻器，用于將VCO信號(hào)分頻到PLL的最大允許輸入頻率（ADF4106為6 GHz）。砷化鎵VCO通常在S波段及更高頻段工作，因?yàn)橹C振器電路通常在2 GHz以上提供最佳性能。在設(shè)計(jì)電路板時(shí)需要非常小心和關(guān)注， 這需要電源方面的高度專業(yè)知識(shí)， 模擬， 射頻和微波領(lǐng)域.設(shè)計(jì)PLL濾波器并仿真其性能需要大量的控制理論和噪聲建模經(jīng)驗(yàn)，并且熟悉每個(gè)單獨(dú)的組件。完成這組任務(wù)所需的經(jīng)驗(yàn)并不容易獲得，并且往往由具有數(shù)十年硬件設(shè)計(jì)經(jīng)驗(yàn)的資深人士獲得。

圖2.HMC733調(diào)諧范圍。

有許多技術(shù)可以解決低Q值問(wèn)題。在ADF4360等器件系列中，芯片頂部的焊線（連接到焊盤）的Q因數(shù)為~30。厚金屬電感器也改善了Q值，變?nèi)荻O管Q的改進(jìn)極大地提高了諧振器Q值，并進(jìn)一步改善了相位噪聲。用于高頻VCO和N分壓器電路的BiCMOS工藝，以及用于切換各種電容器的各種CMOS邏輯電路，意味著寬帶PLL和VCO IC是可行的，其更小的尺寸和更寬的頻率范圍導(dǎo)致它們?cè)跓o(wú)線市場(chǎng)上迅速采用。

許多寬帶LO都采用了這種方法。覆蓋整個(gè)倍頻程范圍的VCO是非常有利的，因?yàn)橐唤M分頻器允許產(chǎn)生僅受最低可用VCO頻率和最高可用分頻器比限制的頻率。硅工藝VCO設(shè)計(jì)的一個(gè)重大突破是將VCO范圍分解為子帶，通過(guò)切換不同的電容器組來(lái)實(shí)現(xiàn)。這允許覆蓋更寬的頻率范圍，而無(wú)需通過(guò)降低振蕩器諧振器Q來(lái)犧牲相位噪聲，同時(shí)還允許使用較低電壓的電荷泵，無(wú)需使用額外的運(yùn)算放大器，這也需要更高的電源電壓軌。進(jìn)一步的增強(qiáng)功能將VCO頻段的數(shù)量從數(shù)十個(gè)增加到數(shù)百個(gè)，甚至在單芯片IC上開(kāi)發(fā)了額外的獨(dú)立重疊VCO內(nèi)核，根據(jù)需要切換，從而可以進(jìn)一步優(yōu)化相位噪聲，如ADF4371（圖3）。圖2中HMC733的單核VCO與ADF4371的多頻段VCO之間形成了鮮明的對(duì)比。

圖3.ADF4371頻率與V的關(guān)系調(diào)整.

在頻率與 V 上調(diào)整圖中，HMC733調(diào)諧電壓與輸出頻率成正比，而在圖3中，調(diào)諧電壓基本上在目標(biāo)V的幾百毫伏以內(nèi)調(diào)整1.65 V。 智能頻段選擇邏輯或自動(dòng)校準(zhǔn)電路意味著用戶不需要開(kāi)發(fā)頻率頻段查找表，并且有足夠的裕量來(lái)保證在電源范圍內(nèi)，特別是溫度電壓范圍內(nèi)可靠運(yùn)行。

鎖相環(huán)改進(jìn)

對(duì)更高數(shù)據(jù)速率的需求需要更低的誤差矢量調(diào)制（EVM）速率（圖4），這主要是由窄帶無(wú)線應(yīng)用中PLL頻率合成器的帶內(nèi)相位噪聲貢獻(xiàn)決定的，使用200 kHz信道光柵的1.8 GHz輸出所需的高N（9000）意味著由于N分頻器的20log（N）貢獻(xiàn)而導(dǎo)致嚴(yán)重的帶內(nèi)損失。64 QAM等更高階調(diào)制速率需要更低的EVM，這推動(dòng)了ADF4153A和ADF4193等小數(shù)N分頻頻率合成器的開(kāi)發(fā)、采用和部署，這些頻率合成器將通道光柵與PFD頻率解耦，這意味著帶內(nèi)噪聲顯著降低。在ADF4106與ADF4153A的比較中可以看到這種優(yōu)勢(shì)（圖5和圖6比較），其中1 kHz時(shí)的帶內(nèi)噪聲從–90 dBc/Hz改善至–105 dBc/Hz。此計(jì)算使用ADIsimPLL執(zhí)行?，模擬ADI公司的所有PLL產(chǎn)品。

圖4.相位誤差 QPSK。

圖5.整數(shù) N，ADF4106 和 VCO-1901846T。

圖6.小數(shù)N分頻，ADF4153A和VCO-1901846T。

小數(shù)N分頻還具有更快的采集時(shí)間，這是由于更高的PFD頻率允許的允許環(huán)路帶寬更寬。小數(shù)N分頻雜散通過(guò)各種電荷泵失調(diào)電流和Σ-Δ抖動(dòng)函數(shù)降至可接受的水平。ADF4193和ADF4153A分別支持26 MHz和32 MHz的PFD頻率，更高的PFD頻率允許用戶進(jìn)一步降低N，這進(jìn)一步改善了EVM，并簡(jiǎn)化了頻率規(guī)劃，因?yàn)檎麛?shù)邊界雜散（IBS）的發(fā)生率和影響較低。ADF4371上最新的PLL拓?fù)渲С指哌_(dá)160 MHz的PFD頻率。 分?jǐn)?shù)調(diào)制器分辨率從12位分辨率提高到39位，提高了小數(shù)N分頻分辨率，這也意味著PLL可用于生成幾乎任何頻率，具有毫赫茲（mHz）的分辨率和精確的頻率精度。

圖7.ADF4371.

過(guò)去使用小數(shù)N分頻的一個(gè)重大障礙是存在由Σ-Δ調(diào)制器產(chǎn)生的大分?jǐn)?shù)雜散，這會(huì)降低頻譜純度，其影響需要代表用戶進(jìn)行額外的工程工作來(lái)減少或減輕。由于ADF4371上的分?jǐn)?shù)雜散水平較低，沒(méi)有整數(shù)邊界，因此頻譜干凈意味著花在調(diào)查、調(diào)試或以某種方式減輕這些麻煩的頻率生成偽像的影響上的時(shí)間更少。帶內(nèi)整數(shù)邊界雜散（–55 dBc）水平較低，這意味著一旦被PLL濾波器濾波，雜散就會(huì)衰減良好。例如，如果 40 kHz 濾波器與 400 kHz 通道柵格一起使用，則濾波器提供的 35 dB 衰減意味著離整數(shù)邊界最近的通道處的雜散顯示為 –90 dBc。能夠使用高達(dá) 160 MHz 的高 PFD 頻率意味著整數(shù)邊界的出現(xiàn)次數(shù)更少，160 MHz PFD 頻率比 32 MHz PFD 頻率少五倍。

在提高PFD頻率和頻率分辨率的同時(shí)，PLL品質(zhì)因數(shù)（FOM）也有所改進(jìn)，從ADF4153的–216 dBc/Hz發(fā)展到ADF4371的–233 dBc/Hz（壓裂模式）。圖5中的ADIsimPLL圖比較，顯示ADF4106產(chǎn)生1.85 GHz輸出，在整數(shù)模式下設(shè)置為200 kHz PFD頻率，環(huán)路帶寬為10 kHz，而ADF4371設(shè)置的PFD為160 MHz，環(huán)路帶寬為150 kHz。在1 kHz偏移時(shí)觀察到20 dB的差異，突出了PLL頻率合成器技術(shù)的進(jìn)步。

還顯示了從1 ps到51 fs的積分均方根相位抖動(dòng)的差異。值得注意的觀察結(jié)果是，與過(guò)去電感Q主導(dǎo)均方根噪聲性能相比，通過(guò)較低的FOM和小數(shù)N分頻實(shí)現(xiàn)的帶內(nèi)噪聲大幅改善，允許用戶將環(huán)路濾波器帶寬增加到150 kHz，抑制該帶寬內(nèi)的任何VCO噪聲，并減少10 kHz至100 kHz范圍內(nèi)的性能下降。 這通常主導(dǎo)均方根噪聲。更高規(guī)格的PLL基準(zhǔn)電壓源對(duì)于實(shí)現(xiàn)這種改進(jìn)的帶內(nèi)相位噪聲至關(guān)重要，但這種方法的性能和靈活性改進(jìn)意味著大多數(shù)用戶可以接受這種權(quán)衡。在某些情況下，新型小數(shù)N分頻PLL的較低帶內(nèi)噪聲可與偏移或轉(zhuǎn)換環(huán)路PLL的帶內(nèi)噪聲相媲美，其中混頻器用于從VCO到PFD的反饋路徑，從而大大簡(jiǎn)化了除最苛刻應(yīng)用之外的所有應(yīng)用的頻率生成。

ADF4371 VCO的基本范圍為4 GHz至8 GHz，這是用于制造該器件的SiGe工藝VCO相位噪聲性能的最佳點(diǎn)。為了產(chǎn)生更高的頻率，使用乘法器。重新設(shè)計(jì)VCO以將頻率范圍提高一倍有些問(wèn)題，因?yàn)樵肼暤慕档头瘸^(guò)了擴(kuò)大VCO頻率范圍的預(yù)期6 dB。因此，包括一個(gè)倍頻器，可將VCO范圍擴(kuò)展到8 GHz至16 GHz，以及一個(gè)四倍頻器，可將4 GHz至8 GHz VCO范圍擴(kuò)展到16 GHz至32 GHz。在每種情況下，乘法器都會(huì)產(chǎn)生一些不需要的產(chǎn)物，包括VCO饋通，以及2×、3×和5×的VCO頻率。為了簡(jiǎn)化濾波要求，每個(gè)乘法器電路都包含跟蹤濾波器，用于調(diào)諧輸出，從而最大限度地提高所需頻率的功率而不是不需要的產(chǎn)品的功率。次諧波抑制通常低至雙倍輸出的45 dB和四倍輸出的35 dB。

寬帶操作

從前面所示的窄帶示例中，新型PLL/VCO技術(shù)的優(yōu)越性顯而易見(jiàn)，但使用ADF4371生成寬帶頻率，并將其與使用HMC704 PLL與HMC733 VCO進(jìn)行比較，也可以看到更顯著的改進(jìn)。用戶在分立解決方案中面臨許多挑戰(zhàn)，其中目標(biāo)是生成從20 GHz到29 GHz的干凈可變LO。

首先，HMC733 VCO輸出功率必須在板上分離并分頻至適合HMC704的頻率，因此必須使用外部分頻器（HMC492）將HMC704允許的10 GHz至14.5 GHz范圍縮小到5 GHz至7.25 GHz。

然后必須使用倍頻器（HMC576）將10 GHz至15 GHz范圍（最高20 GHz）乘以30 GHz范圍。

需要一個(gè)有源低通濾波器來(lái)產(chǎn)生HMC733所需的調(diào)諧電壓。本示例使用ADA4625-1。這還要求運(yùn)算放大器的電源電壓產(chǎn)生足夠的調(diào)諧電壓范圍（本例中為15 V）。

調(diào)諧靈敏度的變化必須在VCO范圍內(nèi)進(jìn)行補(bǔ)償。通常，這是通過(guò)調(diào)節(jié)電荷泵電流以維持電荷泵增益和VCO增益的乘積來(lái)完成的。

HMC576乘法器后的VCO饋通約為–20 dBc。ADF4371上的調(diào)諧濾波器可將不需要的乘法器產(chǎn)物抑制35 dBc。這大大簡(jiǎn)化了任何后續(xù)過(guò)濾。

圖8.分立式鎖相環(huán)/VCO 乘法器解決方案。

相比之下，ADF4371 PLL/VCO開(kāi)箱即用即可產(chǎn)生此頻率范圍，僅需外部高質(zhì)量基準(zhǔn)電壓源。布局可以從 EV-ADF4371SD2Z 復(fù)制，并復(fù)制隨附的電源管理解決方案。環(huán)路濾波器設(shè)計(jì)也大大簡(jiǎn)化，因?yàn)殪`敏度kV的變化不需要最終用戶的補(bǔ)償，也不需要有源濾波器元件。用戶無(wú)需花費(fèi)數(shù)周時(shí)間選擇器件和花費(fèi)大量時(shí)間為每個(gè)分立元件開(kāi)發(fā)仿真模型，而是可以使用ADIsimPLL來(lái)設(shè)計(jì)和仿真預(yù)期性能，并通過(guò)評(píng)估ADF4371的評(píng)估板來(lái)準(zhǔn)確了解預(yù)期性能，該評(píng)估板將與仿真性能非常匹配。較低的元件數(shù)量和較高的集成度對(duì)系統(tǒng)的尺寸和重量有明顯的好處，但也注意到性能顯著提高，因?yàn)锳DF4371的計(jì)算積分均方根抖動(dòng)為60 fs，而分立解決方案的計(jì)算積分均方根抖動(dòng)為160 fs。從圖9的框圖中可以明顯看出元件和面積的節(jié)省，有源器件和功率分配器的總面積等于96 mm2—省略必要的去耦電容和其他所需的無(wú)源器件—與 49 mm 相比2適用于ADF4371。如果需要，用戶還可以選擇為VCO提供3.3 V電源以節(jié)省功耗。

圖9.ADF4371原理框圖

對(duì)于基波VCO模式，ADF4371的頻譜純度最高，無(wú)用雜散（非帶內(nèi)）僅限于VCO的諧波。對(duì)于許多轉(zhuǎn)換器時(shí)鐘應(yīng)用，方波特性沒(méi)有問(wèn)題，可能確實(shí)是可取的，但對(duì)于儀器儀表應(yīng)用，寬帶雜散頻率通常必須低于50 dBc?？烧{(diào)諧諧波濾波器有助于消除這些諧波，專門設(shè)計(jì)的ADMV8416/ADMV8432非常適合濾除ADF4371的輸出。

ADMV8432是一款可調(diào)諧帶通濾波器，額定工作中心頻率范圍為16 GHz至32 GHz，典型3 dB帶寬為18%，典型插入損耗為9 dB，寬帶抑制大于30 dB。該器件專為與ADF4371四通道輸出配合使用而設(shè)計(jì)。同樣，ADMV8416是一款可調(diào)諧帶通濾波器，工作頻率范圍為7 GHz至16 GHz，典型帶寬為3 dB，典型帶寬為16%，典型插入損耗為8 dB，寬帶抑制大于30 dB，適用于ADF4371倍增器輸出。

圖 10.ADF4371 20 GHz輸出。

圖 11.ADF4371 采用ADMV8432濾波器的20 GHz輸出。

ADMV8416/ADMV8432均采用雙通道重疊頻段架構(gòu)和內(nèi)部RF開(kāi)關(guān)，可實(shí)現(xiàn)更寬的頻率覆蓋范圍，同時(shí)保持出色的抑制能力。頻段的選擇是通過(guò)數(shù)字邏輯控制進(jìn)入必要的電平轉(zhuǎn)換器。電平轉(zhuǎn)換器確保內(nèi)部RF開(kāi)關(guān)相應(yīng)地偏置，以實(shí)現(xiàn)大于+34 dBm的最佳輸入三階交調(diào)截點(diǎn)（IIP3）。

在每個(gè)工作頻段內(nèi)，可調(diào)諧濾波器通過(guò)0 V至15 V的模擬控制電壓進(jìn)行控制，該電壓消耗的電流小于1 μA。該控制電壓的產(chǎn)生通常通過(guò)DAC和運(yùn)算放大器驅(qū)動(dòng)器電路。這方面的一個(gè)例子是AD5760 DAC和運(yùn)算放大器ADA4898，它為濾波器提供相對(duì)較快的調(diào)諧速度和低噪聲驅(qū)動(dòng)電壓。如果調(diào)諧速度不重要，則可以將DAC直接驅(qū)動(dòng)到濾波器的調(diào)諧端口。

考慮到這些模擬可調(diào)諧濾波器的性能指標(biāo)，它們可以去除ADF4371頻率合成器倍增器和四倍頻器輸出中不需要的諧波成分，但輸出功率略有下降。雖然可能需要額外的放大級(jí)來(lái)克服插入損耗，但濾波器通常小于分立開(kāi)關(guān)組解決方案，特別是在需要寬帶可調(diào)諧性的情況下。此外，頻率合成器的雜散電平通常從濾波前的–35 dBc提高到濾波后的–55 dBc。未濾波未使用輸出的耦合會(huì)對(duì)饋通產(chǎn)生影響，應(yīng)仔細(xì)建模以獲得濾波器IC的全阻帶抑制。

結(jié)論

頻率生成的發(fā)展涉及工藝、電路和封裝技術(shù)方面的各種創(chuàng)新，與以前的分立式解決方案相比，用戶能夠以更小的外形尺寸為用戶提供更強(qiáng)大的功能和性能。寬帶頻率操作的趨勢(shì)為開(kāi)發(fā)覆蓋多個(gè)倍頻程的IC提供了必要的動(dòng)力，頻率范圍高達(dá)32 GHz。寬帶PLL/VCO帶來(lái)的靈活性和簡(jiǎn)單性大大縮短了最終客戶的設(shè)計(jì)時(shí)間和上市時(shí)間。

對(duì)頻譜純度的需求推動(dòng)了濾波IC的創(chuàng)新，這些IC與這些新開(kāi)發(fā)的合成器IC配對(duì)，為現(xiàn)代無(wú)線應(yīng)用的需求提供低相位噪聲、高頻譜純度的毫米波信號(hào)源。免費(fèi)的仿真工具ADIsimPLL使用戶能夠評(píng)估和比較PLL性能，通過(guò)易于使用的直觀界面和快速行為模型幫助選擇元件。該工具為設(shè)計(jì)工程師節(jié)省了大量時(shí)間，否則他們需要在許多不同的領(lǐng)域開(kāi)發(fā)許多不同的數(shù)學(xué)模型來(lái)預(yù)測(cè)性能。

審核編輯：郭婷