大型多GHz時(shí)鐘樹中的時(shí)鐘偏斜

大型時(shí)鐘樹通過(guò)多個(gè)時(shí)鐘設(shè)備、使用多種傳輸線類型以及跨多個(gè)板和同軸電纜路由時(shí)鐘信號(hào)的情況并不少見。即使遵循最佳實(shí)踐，這些介質(zhì)中的任何一種都可能引入大于 10 ps 的時(shí)鐘偏差。但是，在某些應(yīng)用中，希望所有時(shí)鐘信號(hào)的偏斜小于1 ps。其中一些應(yīng)用包括相控陣、MIMO、雷達(dá)、電子戰(zhàn) （EW）、毫米波成像、微波成像、儀器儀表和軟件定義無(wú)線電 （SDR）。

本文確定了設(shè)計(jì)過(guò)程、制造過(guò)程和應(yīng)用環(huán)境中可能導(dǎo)致時(shí)鐘偏差1 ps或更高的幾個(gè)關(guān)注領(lǐng)域。關(guān)于這些關(guān)注領(lǐng)域，將提供一些建議、示例和經(jīng)驗(yàn)法則，以幫助讀者直觀地了解時(shí)鐘偏斜錯(cuò)誤的根本原因和程度。

傳輸線的延遲方程

提供了估計(jì)傳播延遲（τpd） 表示單個(gè)時(shí)鐘路徑和增量傳播延遲 （?τPD) 用于多個(gè)時(shí)鐘路徑或環(huán)境條件的變化。在大型時(shí)鐘樹應(yīng)用程序中，?τPD 時(shí)鐘走線之間是整個(gè)系統(tǒng)時(shí)鐘偏差的一部分。等式1和等式2提供了控制輸電線路的兩個(gè)主要變量τPD：傳輸線的物理長(zhǎng)度（l）和有效介電常數(shù)（?伊芙).參考公式1，vp表示傳輸線相速度，VF表示速度因子（%），c表示光速（299，792，458 m/s）。

公式3計(jì)算增量傳播延遲（?τPD） 在兩條傳輸線之間。

傳輸線介電材料具有隨溫度變化的特性。介電常數(shù)的溫度系數(shù)（TCDk）通常以相變圖（?φ頁(yè)米） 以百萬(wàn)分之一 （ppm） 與溫度的關(guān)系，其中?φ頁(yè)米值將所需溫度下的相與參考溫度（通常為 25°C）下的相進(jìn)行比較。 對(duì)于已知溫度，?φ頁(yè)米和傳輸線長(zhǎng)度，公式4估計(jì)傳播延遲與參考溫度的變化。

同軸電纜介質(zhì)材料具有根據(jù)電纜彎曲而變化的特性。電纜彎曲的半徑和角度決定了有效介電常數(shù)的變化。通常，這是作為階段變化提供的（?φ度） 通過(guò)將特定電纜彎曲的相位與直線進(jìn)行比較。對(duì)于已知?φ度、信號(hào)頻率（f）和電纜彎曲，公式5估計(jì)傳播延遲的變化。

延遲變更注意事項(xiàng)

傳輸線選擇

建議： 為了在多條走線之間獲得最佳延遲匹配結(jié)果，請(qǐng)匹配走線長(zhǎng)度和傳輸線類型。

經(jīng)驗(yàn)法則：

兩個(gè)走線長(zhǎng)度之間相差 1 mm 相當(dāng)于一個(gè)?τPD ~6 ps（兩個(gè)跡線長(zhǎng)度之間的 6 mil 差異等于一個(gè)?τPD ~1 PS）。

帶狀線比微帶或?qū)w背覆的共面波導(dǎo) （CB-CPW） 慢 ~1 ps/mm。

不同的傳輸線類型產(chǎn)生不同的?伊芙 和vp.使用公式2，這意味著相同物理長(zhǎng)度的不同傳輸類型具有不同的τPD.表1和圖1提供了三種常見傳輸線類型的仿真結(jié)果——CB-CPW、微帶和帶狀線，突出了?伊芙， vp,和τPD.此模擬估計(jì)τPD 對(duì)于 10 cm CB-CPW 跡線比相同長(zhǎng)度的帶狀線跡線大 100 ps。使用羅杰斯公司的微波阻抗計(jì)算器生成仿真。

羅杰斯4003C具有相對(duì)滲透率（?r），也稱為介電常數(shù)（Dk），為3.55。在表1中，注意CB-CPW和微帶具有較低的?伊芙因?yàn)樗鼈儽┞对诳諝庵校??r= 1。

并非總是能夠在同一層或具有相同傳輸線類型上路由所有延遲匹配信號(hào)。表2提供了為不同走線選擇傳輸線類型的一些通用注意事項(xiàng)。如果需要匹配τPD對(duì)于不同的傳輸線類型，最好使用電路板仿真工具，而不是手工計(jì)算和經(jīng)驗(yàn)法則。

圖1.匹配傳輸線類型。

傳輸線過(guò)孔

建議：如果信號(hào)路徑有過(guò)孔，請(qǐng)記住在計(jì)算傳播延遲時(shí)包括兩個(gè)目標(biāo)信號(hào)層之間的通孔長(zhǎng)度。

對(duì)于粗略的傳播延遲計(jì)算，假設(shè)連接兩個(gè)信號(hào)層的通孔長(zhǎng)度與傳輸線具有相同的相速度。例如，通過(guò)連接 62 mil 厚板的頂部和底部信號(hào)層，將額外考慮τPD~10 PS.

相鄰走線、差分和單端信號(hào)

建議：在跡線之間至少保持一條線寬，以避免 ? 發(fā)生重大變化伊芙.

經(jīng)驗(yàn)法則：

100 Ω差分信號(hào)（奇數(shù)模式）比 50 Ω 單端信號(hào)快。

緊密間隔的同相 50 Ω單端信號(hào)（偶數(shù)模式）比單個(gè) 50 Ω 單端信號(hào)慢。

緊密間隔的相鄰跡線的信號(hào)方向改變 ?伊芙因此，等長(zhǎng)跡線之間的延遲匹配。圖2和表3提供了兩條邊緣耦合微帶走線與一條微帶走線的仿真。此模擬估計(jì)τPD 對(duì)于兩條10 cm邊緣耦合偶數(shù)模式走線，比相同長(zhǎng)度的獨(dú)立單條走線大16 ps。

嘗試匹配單端時(shí)τPD到差分τPD，模擬兩條路徑的相速度非常重要。在時(shí)鐘應(yīng)用中，當(dāng)嘗試發(fā)送與差分基準(zhǔn)或時(shí)鐘信號(hào)時(shí)間對(duì)齊的CMOS同步或SYSREF請(qǐng)求信號(hào)時(shí)，可能會(huì)出現(xiàn)這種情況。增加差分信號(hào)路徑之間的間距可使差分信號(hào)和單端信號(hào)之間的相速度匹配更緊密。然而，這是以差分信號(hào)的共模噪聲抑制為代價(jià)的，從而將時(shí)鐘抖動(dòng)降至最低。

同樣重要的是要指出，緊密間隔的同相信號(hào)（偶數(shù)模式）會(huì)增加?伊芙，導(dǎo)致更長(zhǎng)的時(shí)間τPD.當(dāng)單端信號(hào)的多個(gè)副本緊密路由在一起時(shí)，就會(huì)發(fā)生這種情況。

圖2.相鄰跡線與隔離跡線。

延遲匹配與頻率

建議： 要最大程度地減少與頻率相關(guān)的延遲匹配誤差，請(qǐng)選擇低 Dk、低損耗因數(shù) （DF） 材料 （Dk <3.7，DF <0.005）。DF也稱為損耗角正切（tan δ）（見公式6）。對(duì)于多GHz走線，請(qǐng)避免使用包含鎳的電鍍技術(shù)。

由于抵消變量，將信號(hào)延遲與不同頻率信號(hào)的皮秒級(jí)相匹配具有挑戰(zhàn)性。圖3顯示，隨著頻率的增加，介電常數(shù)通常會(huì)降低。根據(jù)上面的等式 1 和 2，此行為產(chǎn)生更小的τPD隨著頻率的增加。基于公式3和圖3中的羅杰材料，1?τPD 10 cm 跡線上的 1 GHz 和 20 GHz 正弦波大約為 4 ps。

圖3還顯示了信號(hào)衰減隨著頻率的增加而增加，導(dǎo)致方波的高次諧波比基波衰減更大。這種過(guò)濾發(fā)生的程度將導(dǎo)致不同程度的上升（τR） 和跌落 （τF） 倍。變化τR或 τF將波形作為總延遲的變化呈現(xiàn)給接收設(shè)備的時(shí)鐘輸入，總延遲由跡線的τPD和信號(hào)的τR/2或τF/2.此外，不同頻率的方波也可能有不同的群延遲。由于這些原因，在估計(jì)不同頻率之間的延遲匹配時(shí)，方波比正弦波更具挑戰(zhàn)性。

為了更好地理解衰減（α dB/ft）與頻率的關(guān)系，請(qǐng)參考公式7和公式8以及本文提供的參考文獻(xiàn)。2,3,4,5引入損耗切線 （δ） 和趨膚效應(yīng)。這些基準(zhǔn)電壓源的一個(gè)關(guān)鍵點(diǎn)是，趨膚效應(yīng)減小了公式8中的面積（A），從而增加了線路電阻（R）。3為避免由于高頻趨膚效應(yīng)而導(dǎo)致過(guò)度衰減，請(qǐng)避免使用鎳的電鍍技術(shù)，例如金上的阻焊層 （SMOG） 和化學(xué)鍍鎳沉金 （ENIG）。4,5避免鎳的電鍍技術(shù)的一個(gè)例子是裸銅上的阻焊層（SMOBC）?？偠灾?，選擇低Dk/DF材料，避免使用鎳的電鍍技術(shù)，并對(duì)關(guān)鍵走線運(yùn)行板級(jí)延遲仿真，以改善不同頻率的延遲匹配。

圖3.Dk 和 DF 與頻率的關(guān)系。1

延遲匹配與溫度的關(guān)系

建議：為PCB和電纜選擇溫度穩(wěn)定的介電材料。溫度穩(wěn)定的電介質(zhì)通常具有?φ頁(yè)米<50 頁(yè)/分鐘。

介電常數(shù)隨溫度變化，這會(huì)導(dǎo)致傳輸線的變化τPD.公式4計(jì)算?τPD關(guān)于介電常數(shù)隨溫度的變化。

一般來(lái)說(shuō)， PCB材料分為兩類： 編織玻璃 （WG） 或無(wú)紡布玻璃.由于玻璃的Dk = 6，編織玻璃材料通常更便宜并且表現(xiàn)出更高的Dk。圖4比較了各種不同材料的Dk變化。圖4突出顯示了一些PTFE/WG基材料在10°C至25°C之間具有陡峭的TCDk。

使用公式3和圖4，表4計(jì)算?τPD 由于 25°C 至 0°C 溫度變化 10 厘米帶狀線走線在不同 PCB 材料上.在需要匹配的系統(tǒng)中τPD在不同溫度下跨越多條走線，PCB材料的選擇可能會(huì)導(dǎo)致τPD10 cm 跡線之間幾皮秒的不匹配。

同軸電纜電介質(zhì)也有類似的TCDk問(wèn)題。同軸電纜長(zhǎng)度通常遠(yuǎn)大于PCB走線長(zhǎng)度，這將導(dǎo)致更大的?τPD過(guò)溫。使用兩條具有表 4 列中所示相同特性的 1 米電纜可以創(chuàng)建τPD當(dāng)溫度從 25°C 變?yōu)?0°C 時(shí)，失配為 25 ps。

表 4 假設(shè) 10 cm 跡線長(zhǎng)度為恒定溫度。在實(shí)際情況下，溫度在走線或同軸電纜的長(zhǎng)度上可能不是恒定的，這使得分析比上面討論的場(chǎng)景更復(fù)雜。

圖4.Dk 變化與溫度的關(guān)系。1

延遲匹配電纜

建議： 了解購(gòu)買延遲匹配電纜與校準(zhǔn)程序的開發(fā)成本之間的成本權(quán)衡，以電子方式調(diào)整延遲不匹配。

根據(jù)作者的經(jīng)驗(yàn)，比較來(lái)自同一供應(yīng)商的相同長(zhǎng)度和材料的同軸電纜會(huì)導(dǎo)致 5 ps 至 30 ps 范圍內(nèi)的延遲不匹配。根據(jù)與電纜供應(yīng)商的討論，此范圍是電纜切割、SMA 安裝和 Dk 批次間變化期間發(fā)生的變化的結(jié)果。

許多同軸電纜制造商在預(yù)定的匹配延遲窗口（1 ps、2 ps或3 ps）內(nèi)提供相位匹配電纜。電纜的價(jià)格通常會(huì)隨著延遲匹配精度的提高而上漲。為了制造<3 ps延遲匹配的電纜，制造商通常會(huì)在其電纜制造過(guò)程中添加幾個(gè)延遲測(cè)量和電纜切割步驟。對(duì)于電纜制造商來(lái)說(shuō)，這些增加的步驟會(huì)導(dǎo)致制造成本增加和良率損失。

延遲匹配與電纜彎曲

建議： 選擇電纜材料時(shí)，請(qǐng)了解溫度引起的延遲偏移與電纜彎曲引起的延遲偏移之間的權(quán)衡。

彎曲同軸電纜會(huì)導(dǎo)致不同的信號(hào)延遲。電纜供應(yīng)商數(shù)據(jù)手冊(cè)通常指定在特定彎曲半徑和頻率下90°彎曲的相位誤差。例如，可以在18 GHz時(shí)指定8°相位變化，彎曲90°。 使用公式5，計(jì)算出大約1.2 ps的延遲。

延遲匹配與 SMA 安裝和選擇

PCB邊緣安裝SMA安裝的變化可能會(huì)增加時(shí)鐘路徑之間的延遲不匹配，如圖5所示。這種性質(zhì)的誤差通常無(wú)法測(cè)量，因此難以量化。但是，可以合理地假設(shè)這可能會(huì)在時(shí)鐘路徑之間增加1 ps至3 ps的延遲不匹配。

圖5.SMA 安裝延遲不匹配。

控制由于 SMA 安裝導(dǎo)致的延遲不匹配的一種方法是選擇具有對(duì)齊功能的 SMA，如圖 6 所示。由于具有對(duì)準(zhǔn)功能的SMA通常比沒有對(duì)準(zhǔn)特征的SMA指定為更高的頻率，因此成本更高，因此需要權(quán)衡。SMA 供應(yīng)商通常為更高頻率的 SMA 提供推薦的 PCB 到 SMA 啟動(dòng)板布局。僅此推薦布局就可能物有所值，因?yàn)樗梢怨?jié)省電路板修訂，尤其是在時(shí)鐘頻率為 >5 GHz 的情況下。

圖6.具有對(duì)齊功能的 SMA。

跨多個(gè) PCB 的延遲匹配

建議：了解購(gòu)買具有良好控制的批次間 ? 的 PCB 材料之間的成本權(quán)衡r以及以電子方式調(diào)整延遲失配的校準(zhǔn)程序的開發(fā)成本。

嘗試匹配τPD在多個(gè)PCB上的走線之間增加了幾個(gè)錯(cuò)誤源。上面討論了四個(gè)誤差來(lái)源：延遲匹配與溫度;延遲匹配電纜;延遲匹配與電纜彎曲;以及延遲匹配與 SMA 安裝和選擇。第五個(gè)誤差來(lái)源是?的過(guò)程變化r聯(lián)系PCB制造商以了解?的工藝變化r.

例如，F(xiàn)R-4的?r可以在 4.35 到 4.8 之間變化。6此范圍的極端值可能產(chǎn)生 35 ps ?τPD用于不同 PCB 上的 10 cm 帶狀線走線。其他 PCB 材料數(shù)據(jù)手冊(cè)為 ? 提供較小的典型范圍r.例如，羅杰斯4003C的數(shù)據(jù)表上注明了?r范圍為 3.38 ± 0.05。此范圍的極端值降低了可能?τPD對(duì)于不同 PCB 上的 10 cm 帶狀線走線，為 9 ps。

時(shí)鐘IC引起的時(shí)鐘偏斜

建議： 考慮采用具有<1 ps偏斜調(diào)整功能的新型PLL/VCO IC。

過(guò)去，數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘由多個(gè)輸出時(shí)鐘器件生成。這些時(shí)鐘器件的數(shù)據(jù)手冊(cè)規(guī)定了器件的時(shí)鐘偏斜，通常范圍為5 ps至50 ps，具體取決于所選的IC。據(jù)作者所知，在撰寫本文時(shí)，可用的多輸出GHz時(shí)鐘IC均無(wú)法根據(jù)每個(gè)輸出調(diào)整時(shí)鐘延遲。

隨著數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘頻率>6 GHz變得越來(lái)越普遍，單輸出或雙輸出PLL/VCO將成為首選時(shí)鐘。單輸出PLL/VCO時(shí)鐘IC架構(gòu)的優(yōu)勢(shì)在于，正在開發(fā)以<1 ps步長(zhǎng)調(diào)整基準(zhǔn)輸入至?xí)r鐘輸出延遲的方法?；诿總€(gè)時(shí)鐘調(diào)整基準(zhǔn)輸入到輸出延遲的能力允許最終用戶執(zhí)行系統(tǒng)級(jí)校準(zhǔn)，以將時(shí)鐘偏斜降至<1 ps。這種系統(tǒng)級(jí)時(shí)鐘偏斜校準(zhǔn)有可能緩解本文討論的所有PCB、電纜和連接器延遲匹配問(wèn)題，從而降低系統(tǒng)的整體BOM成本。

結(jié)論

已經(jīng)討論了可能的延遲變化和延遲不匹配的幾個(gè)來(lái)源。已經(jīng)表明，?伊芙可能因溫度、頻率、工藝、傳輸線類型和線間距而異。還表明，通過(guò)同軸電纜連接的多PCB設(shè)置會(huì)產(chǎn)生額外的延遲變化源。在選擇材料以最小化大型時(shí)鐘樹中的時(shí)鐘偏差時(shí)，了解PCB和電纜的不同之處非常重要 ?r隨溫度、過(guò)程和頻率而變化。有了所有這些變量，如果沒有某種偏斜校準(zhǔn)，就很難設(shè)計(jì)出偏斜<10 ps的大時(shí)鐘。此外，購(gòu)買 PCB 材料、同軸電纜和 SMA 連接器以最大程度地減少時(shí)鐘偏差將大大增加材料成本。為了幫助簡(jiǎn)化校準(zhǔn)方法并降低系統(tǒng)成本，IC制造商的許多新型PLL/VCO和時(shí)鐘器件都允許低于1 ps的延遲調(diào)整功能。

表 5 匯總了本文檔中討論的用于最大程度地減少時(shí)鐘偏差的建議。

審核編輯：郭婷