鎖相環(huán)PLL的基礎(chǔ)知識

鎖相環(huán) （PLL） 電路存在于各種高頻應(yīng)用中，從簡單的時鐘清理電路到用于高性能無線電通信鏈路的本振 （LO），再到矢量網(wǎng)絡(luò)分析儀 （VNA） 中的超快速開關(guān)頻率合成器。本文解釋了鎖相環(huán)電路的一些構(gòu)建模塊，并參考了每種應(yīng)用，以幫助指導(dǎo)新手和鎖相環(huán)專家導(dǎo)航器件選擇以及每種不同應(yīng)用固有的權(quán)衡取舍。本文引用了ADI公司的ADF4xxx和HMCxxx系列PLL和壓控振蕩器（VCO），并使用ADIsimPLL（ADI公司內(nèi)部PLL電路仿真器）來演示這些不同的電路性能參數(shù)。

基本配置：時鐘清理電路

在最基本的配置中，鎖相環(huán)比較參考信號的相位（F裁判）到可調(diào)反饋信號（RF）的相位在） F0，如圖 1 所示。在圖2中，有一個在頻域中工作的負反饋控制環(huán)路。當比較處于穩(wěn)態(tài)，并且輸出頻率和相位與誤差檢測器的輸入頻率和相位匹配時，我們說PLL被鎖定。出于本文的目的，我們僅考慮在ADI公司ADF4xxx系列PLL上實現(xiàn)的經(jīng)典數(shù)字PLL架構(gòu)。

該電路中的第一個基本元件是鑒頻鑒相器（PFD）。PFD 將輸入的頻率和相位與 REF 進行比較在反饋給RF的頻率和相位在.ADF4002是一款PLL，可配置為獨立PFD（反饋分壓器N = 1）。因此，它可以與高質(zhì)量壓控晶體振蕩器（VCXO）和窄低通濾波器一起使用，以清除嘈雜的REF在時鐘。

數(shù)字。1 個基本 PLL 配置。

圖2.基本鎖相環(huán)配置。

相位頻率檢測器

圖3.鑒頻鑒相器。

圖3中的鑒頻檢波器將輸入與F進行比較裁判在 +IN 處，反饋信號在 –IN 處。它使用兩個帶有延遲元件的 D 型觸發(fā)器。一個 Q 輸出使能一個正電流源，另一個 Q 輸出使能一個負電流源。這些電流源稱為電荷泵。有關(guān)PFD操作的更多詳細信息，請參閱“高頻接收器和發(fā)射器的鎖相環(huán)”。

采用這種架構(gòu)時，下面+IN的輸入頻率高于–IN（圖4），產(chǎn)生的電荷泵輸出泵浦電流很高，當集成在PLL低通濾波器中時，將推高VCO的調(diào)諧電壓。這樣，–IN頻率將隨著VCO的增加而增加，兩個PFD輸入最終將收斂或鎖定到相同的頻率（圖5）。如果 –IN 的頻率高于 +IN，則會發(fā)生相反的情況。

圖4.PFD 異相和頻率鎖定。

圖5.鑒相器、頻率和鎖相。

回到需要清潔的噪聲時鐘的原始示例，時鐘的相位噪聲曲線、自由運行的VCXO和閉環(huán)PLL可以在ADIsimPLL中建模。

圖6.參考噪聲。

圖7.自由運行VCXO。

圖8.總鎖相環(huán)噪聲。

從所示的ADIsimPLL圖中可以看出，REF的噪聲相位噪聲曲線在（圖6）由低通濾波器濾波。PLL基準電壓源和PFD電路貢獻的所有帶內(nèi)噪聲都被低通濾波器濾除，只留下環(huán)路帶寬之外的VCXO噪聲（圖7）（圖8）。當輸出頻率等于輸入頻率時，它會產(chǎn)生最簡單的PLL配置之一。這種PLL稱為時鐘清理PLL。對于此類時鐘清理應(yīng)用，建議使用窄（<1 kHz）低通濾波器帶寬。

高頻整數(shù) N 分頻架構(gòu)

為了產(chǎn)生更高頻率的范圍，使用VCO，其調(diào)諧范圍比VCXO更寬。這通常用于跳頻或擴頻跳頻 （FHSS） 應(yīng)用。在此類PLL中，輸出是參考頻率的高倍數(shù)。壓控振蕩器包含一個可變調(diào)諧元件，例如變?nèi)?a target="_blank">二極管，其電容隨輸入電壓變化，從而允許可調(diào)諧諧振電路，從而產(chǎn)生一系列頻率（圖 9）。PLL可以被認為是該VCO的控制系統(tǒng)。

反饋分頻器用于將VCO頻率分頻至PFD頻率，從而允許PLL產(chǎn)生是PFD頻率倍數(shù)的輸出頻率?；鶞孰妷涸绰窂街幸部梢允褂梅诸l器，這允許使用比PFD頻率更高的頻率基準。像這樣的PLL就是ADI公司的ADF4108。PLL計數(shù)器是我們電路中要考慮的第二個基本元件。

圖9.壓控振蕩器。

PLL的關(guān)鍵性能參數(shù)是相位噪聲、頻率合成過程中不需要的副產(chǎn)品或雜散頻率（簡稱雜散）。對于整數(shù)N分頻PLL，雜散頻率由PFD頻率產(chǎn)生。來自電荷泵的漏電流將調(diào)制VCO的調(diào)諧端口。低通濾波器會減小這種影響，低通濾波器越窄，雜散頻率的濾波越大。理想音調(diào)沒有噪聲或額外的雜散頻率（圖 10），但實際上相位噪聲表現(xiàn)為載波周圍的裙邊，如圖 11 所示。單邊帶相位噪聲是1 Hz帶寬內(nèi)載波的相對噪聲功率，在與載波的頻率偏移處指定。

圖 10.理想的LO頻譜。

圖 11.單邊帶相位噪聲。

整數(shù) N 分頻器和小數(shù) N 分頻器

對于窄帶應(yīng)用，通道間距較窄（通常為<5 MHz），反饋計數(shù)器N較高。如圖 12 所示，通過使用雙模 P/P + 1 預(yù)分頻器，可以使用小電路獲得高 N 值，并允許通過計算 N = PB + A 來計算 N 個值，以 8/9 預(yù)分頻器和 N 值 90 為例，計算 B 的值為 11，A 的值為 2。雙模預(yù)分頻器將在 A 或兩個周期內(nèi)除以 9。然后，它將除以 8 表示剩余 （B-A） 或 9 個周期，如表 1 中所述。預(yù)分頻器通常使用更高頻率的電路技術(shù)設(shè)計，例如雙極性發(fā)射極耦合邏輯（ECL）電路，而A和B計數(shù)器可以采用這種較低頻率的預(yù)分頻器輸出，并且可以使用較低速度的CMOS電路制造。這減少了電路面積和功耗。像ADF4002這樣的低頻清理PLL省略了這個預(yù)分頻器。

圖 12.帶雙模數(shù) N 計數(shù)器的 PLL。

帶內(nèi)（PLL環(huán)路濾波器帶寬內(nèi)）相位噪聲直接受N值的影響，帶內(nèi)噪聲增加20log （N）。因此，對于N值較高的窄帶應(yīng)用，帶內(nèi)噪聲主要由高N值主導(dǎo)。允許低得多的N值但仍允許精細分辨率的系統(tǒng)由小數(shù)N分頻頻率合成器（如ADF4159或HMC704）實現(xiàn)。通過這種方式，可以大大降低帶內(nèi)相位噪聲。圖 13 到 16 說明了如何實現(xiàn)這一點。在這些示例中，兩個PLL用于生成適合5G系統(tǒng)本振（LO）的頻率，范圍為7.4 GHz至7.6 GHz，通道分辨率為1 MHz。ADF4108采用N分頻配置（圖13），HMC704采用小數(shù)N分頻配置。HMC704（圖14）可與50 MHz PFD頻率配合使用，從而降低N值，從而降低帶內(nèi)噪聲，同時仍允許1 MHz（或更?。┑念l率步長——注意到15 dB（在8 kHz偏移頻率下）的改進（圖15與圖16）。然而，ADF4108被迫使用1 MHz PFD來實現(xiàn)相同的分辨率。

需要小心使用小數(shù)N分頻PLL，以確保雜散音不會降低系統(tǒng)性能。在HMC704等PLL上，整數(shù)邊界雜散（當N值的小數(shù)部分接近0或1時產(chǎn)生，如147.98或148.02非常接近整數(shù)值148）最受關(guān)注。這可以通過將VCO輸出緩沖到RF輸入和/或仔細的頻率規(guī)劃來緩解，其中REF在可以更改以避免這些更成問題的頻率。

圖 13.整數(shù) N 鎖相環(huán)。

圖 14.小數(shù) N 分頻鎖相環(huán)。

圖 15.整數(shù) N 分頻 PLL 帶內(nèi)相位噪聲。

圖 16.小數(shù)N分頻PLL帶內(nèi)相位噪聲。

對于大多數(shù)PLL，帶內(nèi)噪聲高度依賴于N值以及PFD頻率。減去 20log （N） 和 10log （F聚苯乙烯），從帶內(nèi)相位噪聲測量的平坦部分得出品質(zhì)因數(shù)（FOM）。選擇 PLL 的一個常見指標是比較 FOM。影響帶內(nèi)噪聲的另一個因素是1/f噪聲，它取決于器件的輸出頻率。FOM貢獻和1/f噪聲以及參考噪聲主導(dǎo)PLL系統(tǒng)的帶內(nèi)噪聲。

用于 5G 通信的窄帶 LO

對于通信系統(tǒng)，從PLL的角度來看，主要規(guī)格是誤差矢量幅度（EVM）和VCO阻塞規(guī)格。EVM的范圍類似于積分相位噪聲，后者考慮了一系列偏移的噪聲貢獻。對于前面列出的 5G 系統(tǒng)，集成限制相當寬，從 1 kHz 開始一直持續(xù)到 100 MHz。 EVM 可以被認為是完美調(diào)制信號從其理想點降級的百分比，以百分比表示（圖 17）。以類似的方式，積分相位噪聲將載波不同偏移處的噪聲功率積分，并將該噪聲表示為與輸出頻率相比的dBc數(shù)。ADIsimPLL可以配置為計算EVM、積分相位噪聲以及均方根相位誤差和抖動?，F(xiàn)代信號源分析儀只需按一下按鈕即可包含這些數(shù)字（圖 18）。隨著調(diào)制方案密度的增加，EVM 變得至關(guān)重要。對于 16-QAM，根據(jù) ETSI 規(guī)范 3GPP TS 36.104，所需的最低 EVM 為 12.5%。對于 64-QAM，要求為 8%。然而，由于EVM由功率放大器失真和不需要的混頻器產(chǎn)物引起的各種其他非理想參數(shù)組成，因此積分噪聲（以dBc為單位）通常單獨定義。

圖 17.相位誤差可視化。

圖 18.信號源分析儀圖。

VCO阻斷規(guī)范在需要考慮強傳輸存在的蜂窩系統(tǒng)中非常重要。如果接收器信號較弱，并且VCO噪聲太大，則附近的發(fā)射器信號可能會混頻并淹沒所需信號（圖19）。圖19中的插圖演示了如果接收器VCO噪聲，附近以–25 dBm功率發(fā)射的發(fā)射器（800 kHz遠）如何淹沒–101 dBm的所需信號。這些規(guī)范構(gòu)成了無線通信標準的一部分。阻塞規(guī)范直接影響VCO的性能要求。

圖 19.VCO 噪音阻斷器。

壓控振蕩器 （VCO）

電路中要考慮的下一個PLL電路元件是壓控振蕩器。對于VCO，必須在相位噪聲、頻率覆蓋和功耗之間進行基本的權(quán)衡。振蕩器的品質(zhì)因數(shù)（Q）越高，VCO相位噪聲越低。然而，Q值較高的電路具有較窄的頻率范圍。增加電源也會降低相位噪聲。從ADI公司的VCO系列來看，HMC507的工作范圍為6650 MHz至7650 MHz，100 kHz時的VCO噪聲約為–115 dBc/Hz。相比之下，HMC586覆蓋4000 MHz至8000 MHz的完整倍頻程，但相位噪聲更高，為–100 dBc/Hz。在此類VCO中最小化相位噪聲的一種策略是增加V的電壓調(diào)諧范圍調(diào)整至 VCO（高達 20 V 或更高）。這增加了PLL電路的復(fù)雜性，因為大多數(shù)PLL電荷泵只能調(diào)諧到5 V，因此使用使用運算放大器的有源濾波器自行增加PLL電路的調(diào)諧電壓。

多頻段集成相環(huán)和虛擬視頻單元

在不降低VCO相位噪聲的情況下增加頻率覆蓋范圍的另一種策略是使用多頻段VCO，其中重疊的頻率范圍用于覆蓋倍頻程范圍，并且可以通過在VCO輸出端使用分頻器來產(chǎn)生較低的頻率。ADF4356就是這樣一款器件，它使用四個主VCO內(nèi)核，每個內(nèi)核具有256個重疊頻率范圍。器件使用內(nèi)部基準和反饋分頻器來選擇合適的VCO頻段，這一過程稱為VCO頻段選擇或自動校準。

多頻段VCO的寬調(diào)諧范圍使其適用于寬帶儀器，在這些儀器中，它們會產(chǎn)生廣泛的頻率。39位的小數(shù)N分頻分辨率也使其成為這些精確頻率應(yīng)用的理想選擇。在矢量網(wǎng)絡(luò)分析儀等儀器中，超快的開關(guān)速度至關(guān)重要。這可以通過使用非常寬的低通濾波器帶寬來實現(xiàn)，該帶寬可以非常快速地調(diào)諧到最終頻率。在這些應(yīng)用中，通過使用查找表，可以繞過自動頻率校準程序，并為每個頻率直接編程頻率值，真正的單核寬帶VCO如HMC733也可以以較低的復(fù)雜性使用。

對于鎖相環(huán)電路，低通濾波器的帶寬直接影響系統(tǒng)的建立時間。低通濾波器是我們電路中的最后一個元件。如果建立時間至關(guān)重要，則應(yīng)將環(huán)路帶寬增加到允許的最大帶寬，以實現(xiàn)穩(wěn)定的鎖定并滿足相位噪聲和雜散頻率目標。通信鏈路中的窄帶需求意味著，使用HMC507時，低通濾波器實現(xiàn)最小集成噪聲（30 kHz至100 MHz之間）的最佳帶寬約為207 kHz（圖20）。這提供了大約 –51 dBc 的積分噪聲，并在大約 51 μs 內(nèi)實現(xiàn)頻率鎖定在 1 kHz 以內(nèi)的誤差（圖 22）。

相比之下，寬帶HMC586（覆蓋4 GHz至8 GHz）以接近300 kHz帶寬的更寬帶寬實現(xiàn)了最佳的均方根相位噪聲（圖21），實現(xiàn)了–44 dBc的集成噪聲。但是，它在不到 27 μs 的時間內(nèi)實現(xiàn)了相同規(guī)格的頻率鎖定（圖 23）。正確的器件選擇和周圍的電路設(shè)計對于實現(xiàn)應(yīng)用的最佳結(jié)果都至關(guān)重要。

圖 20.相位噪聲HMC704加HMC507。

圖 21.相位噪聲HMC704加HMC586。

圖 22.頻率建立：HMC704和HMC507。

圖 23.HMC704 plus HMC586。

低抖動時鐘

對于高速數(shù)模轉(zhuǎn)換器（DAC）和高速模數(shù)轉(zhuǎn)換器（ADC），干凈的低抖動采樣時鐘是必不可少的構(gòu)建模塊。為了最小化帶噪聲，需要低N值;但為了盡量減少雜散噪聲，最好使用整數(shù)N。時鐘往往是固定頻率，因此可以選擇頻率以確保 REF在頻率是輸入頻率的精確整數(shù)倍。這確保了最低的帶內(nèi)PLL噪聲。需要選擇VCO（無論是否集成），以確保其噪聲對于應(yīng)用來說足夠低，特別注意寬帶噪聲。然后需要小心放置低通濾波器，以確保帶內(nèi)PLL噪聲與VCO噪聲相交，從而確保最低均方根抖動。相位裕量為60°的低通濾波器可確保最低的濾波器峰值，從而最大限度地減少抖動。這樣，低抖動時鐘介于本文討論的第一個電路的時鐘清理應(yīng)用與討論的最后一個電路的快速開關(guān)能力之間。

對于時鐘電路，時鐘的均方根抖動是關(guān)鍵性能參數(shù)。這可以使用ADIsimPLL進行估算，也可以使用信號源分析儀進行測量。對于ADF5356等高性能PLL器件，具有132 kHz的相對較寬的低通濾波器帶寬以及超低REF在像Wenxel OCXO這樣的源允許用戶設(shè)計均方根抖動低于90 fs的時鐘（圖26）。操縱PLL環(huán)路濾波器帶寬（LBW）的位置表明，將其降低太多會產(chǎn)生VCO噪聲在小偏移處開始占主導(dǎo)地位（圖24），而帶內(nèi)PLL噪聲實際上會更低，而增加太多意味著帶內(nèi)噪聲在VCO噪聲明顯較低的偏移處占主導(dǎo)地位（圖25）。

圖 24.LBW = 10 kHz，331 fs 抖動。

圖 25.LBW = 500 kHz，111 fs 抖動。

圖 26.LBW = 132 kHz，83 fs 抖動。

審核編輯：郭婷