理解FPGA的基礎(chǔ)知識(shí)——FPGA專業(yè)術(shù)語(yǔ)

■ ASIC（Application Specific Integrated Circuit，專用集成電路）

ASIC 是為滿足顧客特定需求而設(shè)計(jì)制造、面相特定用途的集成電路的總稱。面向特定用途的集成電路分為全定制IC和半定制 IC。通常所說的ASIC主要指門陣列、嵌入式陣列、標(biāo)準(zhǔn)單元 ASIC、結(jié)構(gòu)化 ASIC 等。

■ ASSP（Application Specific Standard Product，專用標(biāo)準(zhǔn)產(chǎn)品）

相對(duì)于 ASIC 這種為特定顧客定制的 LSI，ASSP 是面向某一特定領(lǐng) 域或應(yīng)用的通用 LSI。因?yàn)椴皇轻槍?duì)某一顧客而特別定制的芯片，所以 作為通用器件（標(biāo)準(zhǔn)器件）具有可提供給不同客戶的優(yōu)勢(shì)。

■ CPLD（Complex PLD，復(fù)雜可編程邏輯器件）

CPLD 是指將多個(gè)小規(guī)模 SPLD 作為基本邏輯塊，再通過開關(guān)連接而成的中規(guī)模（大規(guī)模）PLD，因?yàn)閱渭償U(kuò)大AND-OR 陣列規(guī)模會(huì)導(dǎo)致資源浪費(fèi)。CPLD邏輯部分的延遲時(shí)間和開關(guān)部分的延遲時(shí)間比較固定， 因此設(shè)計(jì)較為容易。

■ DLL（Delay-Locked Loop，延遲鎖定環(huán)）

DLL 的基本功能和 PLL 的相同：可以實(shí)現(xiàn)零傳輸延遲；可以為分散邏輯門陣列）。

■ IP（Intellectual Property，設(shè)計(jì)資產(chǎn)）

IP 本來(lái)的意思是知識(shí)產(chǎn)權(quán)，而在半導(dǎo)體領(lǐng)域，CPU 核、大規(guī)模宏單 元等功能模塊被稱為IP（設(shè)計(jì)資產(chǎn)）。使用經(jīng)過驗(yàn)證的成品功能模塊（IP），比重新設(shè)計(jì)電路更高效且可以縮短開發(fā)周期。為了和固件、中間 件等軟件 IP 區(qū)別開來(lái)，電路 IP 也被稱為“硬 IP”或“IP 核”。

■ LUT（Look-up Table，查找表）

通過將函數(shù)的真值表存放在少量?jī)?nèi)存單元中來(lái)實(shí)現(xiàn)組合邏輯電路功能的模塊稱為 LUT。直接用電路的方式實(shí)現(xiàn)復(fù)雜函數(shù)，產(chǎn)生的電路可能會(huì)存在面積過大或速度過低等問題，而基于 LUT 的實(shí)現(xiàn)方式則有可能解決這些問題。

■ LVDS（Low Voltage Differential Signaling，低電壓差分信號(hào)）

LVDS 是一種使用差分方式傳輸?shù)碗妷?、小振幅信?hào)的接口技術(shù)。該數(shù)字傳輸標(biāo)準(zhǔn)可以達(dá)到數(shù)百 Mbit/s 信號(hào)傳輸速度。

■ PLD（Programmable Logic Device，可編程邏輯器件）

PLD 是用戶可將設(shè)計(jì)電路寫入芯片的可編程邏輯器件的總稱。代表性的 PLD 有 SPLD、CPLD 和 FPGA 等。

■ PLL（Phase-Locked Loop，鎖相環(huán)）

PLL 是一種用來(lái)同步輸入信號(hào)和輸出信號(hào)頻率和相位的相位同步電路，也可用來(lái)實(shí)現(xiàn)時(shí)鐘信號(hào)的倍頻（產(chǎn)生輸入時(shí)鐘整數(shù)倍頻率的時(shí)鐘）。在 FPGA 芯片上，PLL 用來(lái)實(shí)現(xiàn)對(duì)主時(shí)鐘的倍頻和分頻，并且 PLL的輸出時(shí)鐘之間保持同步。與基于延遲的 DLL 原理不同，PLL 采用 VCO（壓控振蕩器）來(lái)產(chǎn)生和輸入時(shí)鐘相似的時(shí)鐘信號(hào)。

■ RTL（Register Transfer Level，寄存器傳輸級(jí)）

RTL 用來(lái)表示使用 HDL 進(jìn)行電路設(shè)計(jì)時(shí)的設(shè)計(jì)抽象度，是一種比晶體管和邏輯門級(jí)別的設(shè)計(jì)抽象度更高的寄存器傳輸級(jí)（RTL）的設(shè)計(jì)方式。RTL 設(shè)計(jì)將電路行為描述為寄存器間的數(shù)據(jù)傳輸及其邏輯運(yùn)算的組合。

■ SERDES（Serializer-Deserializer，串行器-解串器）

SERDES 通過用串行、并行相互轉(zhuǎn)換模塊，來(lái)實(shí)現(xiàn)使用高速串行接口連接并行接口的功能。最近的高速通信接口以串行為主流，因此不需要考慮并行通信中布線長(zhǎng)度不一所導(dǎo)致的傳輸位間的時(shí)間偏移問題。

■ SoC（System on a Chip，片上系統(tǒng)）

從前的 LSI 按照功能分為處理邏輯、內(nèi)存、接口等產(chǎn)品，而今后的趨勢(shì)是將各種豐富的功能系統(tǒng)性地集成到一片 LSI 上，這種 LSI 被稱為SoC 或系統(tǒng) LSI。

■ SPLD（Simple PLD，簡(jiǎn)單可編程邏輯器件）

SPLD 是由標(biāo)準(zhǔn)積之和形式的 AND-OR 陣列（積項(xiàng)）構(gòu)成的小規(guī)模PLD。也有一些附加嵌入各種宏單元或寄存器的產(chǎn)品。

■ SRAM（Static Random Access Memory，靜態(tài)隨機(jī)存儲(chǔ)器）

SRAM 是一種可以自由進(jìn)行讀寫操作的半導(dǎo)體隨機(jī)存儲(chǔ)器（RAM），并且屬于斷電后數(shù)據(jù)會(huì)丟失的易失性存儲(chǔ)器。由于不像 DRAM 那樣需要周期性地刷新操作（保持?jǐn)?shù)據(jù)），因此被稱為靜態(tài)存儲(chǔ)器。

■ 反熔絲（anti-fuse）

反熔絲在通常狀態(tài)下絕緣，加以高電壓時(shí)絕緣層會(huì)打開通孔熔通成為連接狀態(tài)。由于它和合金熔絲的特性相反，因此被稱為反熔絲。反熔絲形成的內(nèi)部連接阻抗低，可用來(lái)實(shí)現(xiàn)高速電路。雖然反熔絲具有非易失性，但是編程寫入的操作只能進(jìn)行一次。

■ 嵌入式陣列（embedded array）

嵌入式陣列的開發(fā)流程是在用戶決定好所需的硬宏單元時(shí)就先行投放晶圓進(jìn)行生產(chǎn)，硬宏單元之外的用戶邏輯部分先部署門陣列。用戶完成邏輯設(shè)計(jì)后，只要在金屬層工序?qū)嵤┯脩暨壿嫷牟季€即可完成生產(chǎn)。這樣，就可以同時(shí)具有標(biāo)準(zhǔn)單元 ASIC 中硬宏單元的高性能，以及堪比門陣列的短開發(fā)周期這兩方面的優(yōu)勢(shì)。

■ 時(shí)鐘樹（clock tree）

大規(guī)模 LSI 中的布線延遲會(huì)導(dǎo)致各個(gè)信號(hào)到達(dá)時(shí)間不一致。特別是同步電路設(shè)計(jì)中電路的動(dòng)作由時(shí)鐘控制，這種信號(hào)傳播上的時(shí)間差會(huì)帶來(lái)不好的影響。因此需要時(shí)鐘樹這種時(shí)鐘專屬的布線和驅(qū)動(dòng)電路來(lái)改善信號(hào)的偏差和傳播速度。

■ 門陣列（Gate Array，GA）

門陣列是一種除布線之外所有掩膜工序都提前完成，用戶只需要進(jìn)行片上門電路之間的金屬布線工程就能完成生產(chǎn)的芯片開發(fā)方式。這種方式具有開發(fā)周期短的優(yōu)勢(shì)。門陣列分為門電路區(qū)域和布線區(qū)域固定的通道（channel）型，以及門電路遍布整個(gè)芯片的門海（sea-of-gate）型。

■ 高層次綜合（High Level Synthesis，HLS）

高層次綜合指直接使用 C 語(yǔ)言或者基于 C 的語(yǔ)言描述算法功能，再由工具自動(dòng)將其綜合為含有寄存器、時(shí)鐘同步等硬件概念的 RTL 描述的過程。

■ 結(jié)構(gòu)化ASIC（structured ASIC）

結(jié)構(gòu)化 ASIC 是指為了縮短開發(fā)周期，在門陣列基礎(chǔ)上加以 SRAM、時(shí)鐘 PLL、輸入 / 輸出接口等通用功能模塊，將需要定制開發(fā)的部分降低到最小限度的芯片開發(fā)方式。例如制造方預(yù)先在專用布線層設(shè)計(jì)好時(shí)鐘電路等方法，可以有效減輕用戶的設(shè)計(jì)成本。

■ 標(biāo)準(zhǔn)單元ASIC（cell-based ASIC）

在基于標(biāo)準(zhǔn)單元庫(kù)基礎(chǔ)之上，提供更大規(guī)模電路模塊（巨型單元、宏單元等）的 IC 開發(fā)方式。在使用標(biāo)準(zhǔn)單元實(shí)現(xiàn)的隨機(jī)邏輯之上，提供 ROM、RAM、微處理器等巨型單元。系統(tǒng) LSI 是在標(biāo)準(zhǔn)單元 ASIC的基礎(chǔ)上多功能化和大規(guī)?；鴣?lái)的產(chǎn)物。

■ 軟核處理器（soft-core processor）

軟核處理器是可以通過邏輯綜合來(lái)實(shí)現(xiàn)的微處理器核，在 FPGA 領(lǐng)域得到了廣泛的應(yīng)用。軟核具有很多優(yōu)勢(shì)，例如可以在不同 FPGA 系列中使用，可以根據(jù)需要定制搭載必要數(shù)量的周邊電路和 I/O，還可以根據(jù)需要自由裝載多個(gè)處理器（多核化）等。

■ 動(dòng)態(tài)部分重配置（dynamic partial reconfiguration）

部分重配置是指在可重構(gòu)設(shè)備上實(shí)現(xiàn)的電路中，只對(duì)其中一部分進(jìn)行重新配置。動(dòng)態(tài)部分重配置則是指在其他部分正常工作的情況下，動(dòng)態(tài)地對(duì)某一部分進(jìn)行重新配置。使用動(dòng)態(tài)部分重配置功能可以卸載無(wú)須同時(shí)工作的電路，從而得到面積和功耗上的改進(jìn)。

■ 動(dòng)態(tài)可重構(gòu)處理器（Dynamically Reconfigurable Processor，DRP）

動(dòng)態(tài)可重構(gòu)處理器是可重構(gòu)系統(tǒng)的一種，商品化的產(chǎn)品通常是將粗粒度的 PE（Processing Element，處理單元）和分散的內(nèi)存模塊按二次元陣列型放置，各個(gè) PE 的指令和 PE 之間的連接可以動(dòng)態(tài)地（在工作時(shí)）改變。

■ 硬件描述語(yǔ)言（Hardware Description Language，HDL）

硬件描述語(yǔ)言是描述硬件行為和連接的編程語(yǔ)言。最早的數(shù)字電路設(shè)計(jì)通過組合 AND、OR、NOT、FF（Flip-Flop）等邏輯電路的符號(hào)來(lái)繪制電路圖完成設(shè)計(jì)，這些年基于硬件描述語(yǔ)言的設(shè)計(jì)方法成為主流。硬件描述語(yǔ)言中，Verilog HDL 和 VHDL 作為行業(yè)標(biāo)準(zhǔn)應(yīng)用得最為廣泛。

■ 硬宏單元（hard macro）

硬宏單元是指 FPGA 內(nèi)部嵌入的固定的硬件電路模塊。雖然可以使用 FPGA 的基本門來(lái)實(shí)現(xiàn)乘法器這類電路，但消耗的資源非常多，開銷會(huì)增大。而如果使用硬宏單元，就不會(huì)對(duì)應(yīng)用的性能有過多的影響。

■ 閃存（flash memory）

一般的 EEPROM 可以對(duì)指定地址的內(nèi)存進(jìn)行擦除，而閃存是一種通過簡(jiǎn)化結(jié)構(gòu)提高了速度和集成度，但只能批量擦除的 EEPROM。FPGA 中閃存的使用方式有兩種，一種是將閃存單元用作邏輯和布線記憶單元的直接型，另一種是用閃存對(duì) SRAM 型 FPGA 進(jìn)行配置的間接型。

■ 制程工藝（process technology）

雖然半導(dǎo)體制程的開發(fā)有兩大分支——工藝和材料，但回顧基于硅材料的晶體管發(fā)展歷史，微型工藝的進(jìn)步是半導(dǎo)體產(chǎn)業(yè)成長(zhǎng)的主要基礎(chǔ)。LSI 主要構(gòu)成器件是 MOS 型場(chǎng)效應(yīng)管（MOSFET），只要可以制造更微小的 MOSFET，就能同時(shí)實(shí)現(xiàn)降低功耗、加快反應(yīng)速度和增加單位面積晶體管數(shù)量等目標(biāo)。

■ 乘積項(xiàng)（product term）

所有邏輯表達(dá)式都可以變換為與項(xiàng)（AND）的邏輯或（OR），也就是積之和的形式。由 AND 陣列和 OR 陣列組成的 AND-OR 構(gòu)造稱為乘積項(xiàng)形式。乘積項(xiàng)是 SPLD 和 CPLD 中代表性的基本結(jié)構(gòu)。

■ 可重構(gòu)系統(tǒng)（reconfigurable system）

可重構(gòu)系統(tǒng)是靈活運(yùn)用細(xì)粒度（FPGA）或粗粒度（PE 陣列）的可重構(gòu)器件，根據(jù)應(yīng)用特征改變包括數(shù)據(jù)通路（data path）在內(nèi)的硬件結(jié)構(gòu)的系統(tǒng)總稱。這種方式比開發(fā)專用硬件更具彈性，又可以針對(duì)各種問題的算法優(yōu)化結(jié)構(gòu)實(shí)現(xiàn)高性能運(yùn)算。

■ 可重構(gòu)邏輯（reconfigurable logic）

可重構(gòu)邏輯是可以在 PLD 中通過重新寫入配置來(lái)改變電路結(jié)構(gòu)的LSI 的總稱。FPGA 和 CPLD 都屬于這一類，它們都使用 SRAM 單元、EEPROM 單元或閃存單元作為存儲(chǔ)器件。在工作中可以改變電路結(jié)構(gòu)的器件被稱為動(dòng)態(tài)可重構(gòu)邏輯。

■ 粒度（granularity）

這里的粒度指電路規(guī)模。通常“粒度”一詞用來(lái)描述粉狀物體顆粒的大小程度，比如顆粒的粗糙程度、細(xì)膩程度。目前主流 FPGA 中基本邏輯塊的粒度位于門陣列（晶體管級(jí)別）和 CPLD（乘積項(xiàng)）之間，但通常也被稱為細(xì)粒度（fine grain）。而粗粒度（coarse grain）通常指具有4~32 位 PE（Processing Element）陣列的動(dòng)態(tài)可重構(gòu)處理器。

■ 邏輯綜合（logic synthesis）

邏輯綜合是指從 Verilog HDL 或 VHDL 等硬件描述語(yǔ)言編寫的 RTL電路轉(zhuǎn)換為 AND、OR、NOT 等門級(jí)網(wǎng)表（門間連線信息）的過程。

■ 邏輯塊（logic block）

邏輯塊是指用來(lái)實(shí)現(xiàn)邏輯的電路塊。CPLD 中的邏輯塊是乘積項(xiàng)結(jié)構(gòu)的宏單元。FPGA 中的邏輯塊雖然叫法因廠商而異，但大致都是由LUT 和觸發(fā)器組成的基本單元，再加上一些提高性能的附加電路構(gòu)成的。

審核編輯 ：李倩