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介紹使用SVA的幾個優(yōu)勢

芯片驗證工程師 ? 來源:芯片驗證工程師 ? 2023-01-13 16:00 ? 次閱讀

1. SVA支持多時鐘域(clock domain crossing (CDC))邏輯,例如異步FIFO。

2. SVA是一種描述語言,可讀性比較強。

3. 可以方便描述可執(zhí)行的設(shè)計規(guī)格,而不是一些模棱兩可的自然語言。

4. 可用來檢查設(shè)計不允許的異常場景,或者設(shè)計必須滿足的規(guī)格等等

5. 支持開發(fā)參數(shù)化的check ,在不同模塊或者不同項目之間復(fù)用,甚至在Formal工具和EDA仿真工具之間復(fù)用。

6. 可以通過“bind”方式加載到RTL上,不需要修改RTL。

7. 相比黑盒用例,SVA更容易定位。

8. “assert”可用于Formal屬性證明。

9. “assume”可用于Formal輸入場景約束

10. “cover”可用于Formal覆蓋率

最后,驗證環(huán)境中每一個約束都應(yīng)該是一個assert,需要在集成驗證環(huán)境或者周邊模塊驗證環(huán)境中檢查。





審核編輯:劉清

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原文標題:使用SVA的幾個好處/特性/優(yōu)勢

文章出處:【微信號:芯片驗證工程師,微信公眾號:芯片驗證工程師】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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