FPGA——HLS簡介

HLS(high-level synthesis)稱為高級綜合, 它的主要功能是用 C/C++為FPGA開發(fā)算法。這將提升FPGA 算法開發(fā)的生產(chǎn)力。

Xilinx最新的HLS是Vitis HLS。在Vivado 2020版本中替代原先的Vivado HLS, 功能略有差異。

HLS 的機理

簡單地講，HLS采樣類似C語言來設計FPGA 邏輯。但是要實現(xiàn)這個目標，還是不容易的。畢竟軟件和硬件的功能實現(xiàn)存在非常大的差別。軟件主要針對順序程序執(zhí)行。即便是平行程序執(zhí)行，也是通過OS 的任務調(diào)度CPU 的資源。宏觀上是并發(fā)執(zhí)行，而微觀上仍然是順序占用CPU 執(zhí)行的。另一方面，基于FPGA 硬件邏輯，如果沒有上下文關聯(lián)，完全可以并行運行。在沒有特別語法規(guī)則下，講C語言程序轉(zhuǎn)換成為硬件邏輯，并且盡量實現(xiàn)硬件的并行執(zhí)行是有難度的。人們?yōu)榇搜芯苛藢⒔?0年。

在這個領域的主要貢獻者是康奈爾大學的張志如博士，他是康奈爾大學ECE學院助理教授，計算機系統(tǒng)實驗室成員。他目前的研究重點是異構計算的高級設計自動化。他的作品獲得了 TODAES 的最佳論文獎和 ICCAD 的最佳論文提名。2006 年，他與人共同創(chuàng)立了 AutoESL Design Technologies, Inc.，將他關于高層次綜合的博士論文研究商業(yè)化。AutoESL 于 2011 年被 Xilinx 收購，收購后 AutoESL 工具更名為 Vivado HLS。

了解了HLS 的實現(xiàn)機理，有助于編寫出高效率的HLS 邏輯。

軟件編譯器講高級語言翻譯成為機器語言。主要關注的語言的語法轉(zhuǎn)換規(guī)則，相比之下，HLS 的翻譯難度更大一些，模塊中的語句形式上是前后順序排列。但是HLS盡力轉(zhuǎn)換成為并行執(zhí)執(zhí)行的硬件邏輯。并且通過數(shù)據(jù)流，管道等技術實現(xiàn)硬件優(yōu)化。筆者看來，HLS 的編譯技術是非常了不起的。

HLS的目標是根據(jù)用戶提供的輸入和限制自動替用戶做出很多決定，HLS自動完成以下曾經(jīng)需要手動完成的工作。

• HLS自動分析并利用一個算法中潛在的并發(fā)性

• HLS自動在需要的路徑上插入寄存器，并自動選擇最理想的時鐘

• HLS自動產(chǎn)生控制數(shù)據(jù)在一個路徑上出入方向的邏輯

• HLS自動完成設計的部分與系統(tǒng)中其他部分的接口

• HLS自動映射數(shù)據(jù)到儲存單位以平衡資源使用與帶寬

• HLS自動將程序中計算的部分對應到邏輯單位，在實現(xiàn)等效計算的前提下自動選取最有效的實施方式。

二、HLS技術難點

所謂的高層次綜合（HLS）就是將C/C++/System C描述的設計意圖， “翻譯“成用Verilog/System Verilog描述的RTL，多應用于運算邏輯主導的設計。

這就產(chǎn)生了幾個問題：

• HLS輸入并不是軟件語言。相反，它是對硬件的更抽象的描述。大多數(shù)HLS工具可以使用C語言、SystemC或者C++作為輸入語言。
  

• 從技術上來說，C++是一種“語言”，但從C/C++語言生成硬件電路模型來看，它也意味著算法的抽象級別。

• 原始的C代碼經(jīng)常會被修改

使用HLS將軟件代碼綜合成實際的硬件電路時，存在幾個基本挑戰(zhàn)

• 代碼必須由HLS引擎合成，也就是說，必須將代碼編寫或重構為硬件可綜合的格式，其對習慣于使用標準C/C++編寫的軟件工程師而言非常重要。

• HLS編碼的可綜合性準則很重要，工程師必須熟悉這些涵蓋數(shù)百頁文檔的準則。

• 一旦代碼可綜合，還需要一定程度的底層硬件意識。

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