設(shè)計(jì)高速ADC電源

為高速ADC設(shè)計(jì)清潔電源可能具有挑戰(zhàn)性，因?yàn)槟壳霸O(shè)計(jì)人員可以使用如此多的電源選項(xiàng)。當(dāng)使用高效開關(guān)電源而不是傳統(tǒng)的LDO時(shí)，這一點(diǎn)尤其重要。此外，大多數(shù)ADC沒有充分規(guī)定高頻電源抑制，這是選擇適當(dāng)電源時(shí)的一個(gè)關(guān)鍵因素。

本技術(shù)文章介紹測(cè)量轉(zhuǎn)換器交流電源抑制的技術(shù)，從而建立轉(zhuǎn)換器電源噪聲靈敏度的基準(zhǔn)。對(duì)實(shí)際電源進(jìn)行了簡(jiǎn)單的噪聲分析，向用戶展示如何在設(shè)計(jì)中應(yīng)用這些數(shù)字，以驗(yàn)證電源是否適合所選的轉(zhuǎn)換器?？傊?，本文描述了一些簡(jiǎn)單的指南，以便為用戶提供一些設(shè)計(jì)高速轉(zhuǎn)換器電源的指導(dǎo)。

當(dāng)今的許多應(yīng)用都需要分辨率為12位或更高的高速采樣模數(shù)轉(zhuǎn)換器（ADC），因?yàn)楦叩姆直媛试试S用戶開發(fā)更精確的系統(tǒng)測(cè)量。不幸的是，更高的分辨率也意味著系統(tǒng)對(duì)噪聲更敏感。系統(tǒng)分辨率每增加一位，例如從12位增加到13位，系統(tǒng)靈敏度就會(huì)提高兩倍。因此，在使用ADC進(jìn)行設(shè)計(jì)時(shí)，設(shè)計(jì)人員必須考慮來自經(jīng)常被遺忘的噪聲源——系統(tǒng)電源的噪聲貢獻(xiàn)。ADC是敏感器件，每個(gè)輸入（即模擬、時(shí)鐘和電源）應(yīng)一視同仁，以實(shí)現(xiàn)數(shù)據(jù)手冊(cè)中規(guī)定的最佳性能。噪聲源豐富，可以有多種形式，并且會(huì)發(fā)射或輻射影響性能。

圖1.

當(dāng)今電子世界的所有嗡嗡聲和炒作都是新的低成本設(shè)計(jì)正在“走向綠色”。在便攜式應(yīng)用中，保持低功耗需要更少的熱管理，保持電源效率最大化和電池滿意。然而，大多數(shù)ADC數(shù)據(jù)手冊(cè)建議使用線性電源，因?yàn)樗鼈兊脑肼暤陀陂_關(guān)型電源的噪聲，在某些情況下可能完全正確。然而，新的技術(shù)進(jìn)展已經(jīng)證明，開關(guān)電源可用于通信和醫(yī)療應(yīng)用（參見“參考”部分中的“如何在ADC中測(cè)試電源抑制比（PSRR）”一文）。

本文 介紹 了 不同 的 測(cè)試 測(cè)量 方法， 這些 方法 對(duì)于 理解 高速 ADC 的 電源 設(shè)計(jì) 至關(guān)重要。通常稱為電源抑制比（PSRR）和電源調(diào)制比（PSMR），這兩種測(cè)試都有助于確定轉(zhuǎn)換器對(duì)電源軌的噪聲影響有多敏感，以及確定電源軌必須有多安靜才能實(shí)現(xiàn)ADC本身的預(yù)期性能。

仔細(xì)觀察模擬電源引腳

通常，不將電源引腳視為輸入。但事實(shí)確實(shí)如此。它對(duì)噪聲和失真與時(shí)鐘和模擬輸入引腳一樣敏感。盡管進(jìn)入電源引腳的信號(hào)本質(zhì)上是直流的，并且通常不會(huì)在重復(fù)的莊園中波動(dòng)，但它仍然具有一些有限的噪聲和失真，依賴于直流偏置。這種噪聲可能是固有的或外在的，這將影響轉(zhuǎn)換器的性能。

想想轉(zhuǎn)換器采樣時(shí)鐘信號(hào)上存在噪聲或抖動(dòng)的經(jīng)典示例。采樣時(shí)鐘上的抖動(dòng)既可以表現(xiàn)為近端噪聲，也可以表現(xiàn)為寬帶噪聲。兩者都取決于所使用的振蕩器和系統(tǒng)時(shí)鐘電路。即使將理想的模擬輸入信號(hào)提供給理想ADC，時(shí)鐘雜質(zhì)也會(huì)在輸出頻譜上得到解決，如圖2所示。

圖2.采樣時(shí)鐘噪聲對(duì)理想數(shù)字化正弦波的影響

這個(gè)數(shù)字的推論是電源引腳。用模擬電源引腳（AVDD）代替圖2中的采樣時(shí)鐘輸入引腳。同樣的機(jī)制在這里也適用，任何噪聲，無論是近端還是寬帶，都會(huì)在這個(gè)卷積莊園的輸出頻譜上顯示出來。但是，存在差異;可以將電源引腳視為具有40 dB至60 dB衰減器的寬帶輸入引腳（取決于工藝和電路拓?fù)洌?。在一般的MOS電路結(jié)構(gòu)中，任何源極或漏極引腳本質(zhì)上都是與信號(hào)路徑隔離（阻性）的，因此與柵極引腳或信號(hào)路徑相比，提供了大量的衰減。有人假設(shè)該設(shè)計(jì)采用正確類型的電路結(jié)構(gòu)，以最大限度地提高隔離度。某些類型（如共源）可能不太適合電源噪聲明顯的情況，因?yàn)殡娫赐ㄟ^電阻元件偏置，然后電阻元件連接到輸出級(jí)，參見圖3和圖4。AVDD引腳上的任何調(diào)制、噪聲等都可能更容易顯示出來，并影響本地和/或相鄰電路。這就是為什么總是有理由了解和尋求轉(zhuǎn)換器的PSRR數(shù)據(jù)。

圖3.不同的電路拓?fù)洹獙?shí)現(xiàn) A

圖4.不同的電路拓?fù)洹獙?shí)現(xiàn) B

由于不同的實(shí)現(xiàn)方式表明，由于寄生R、C和失配，存在不同的頻率特性。請(qǐng)記住，流程也變得越來越小，工藝幾何形狀越小，可用的帶寬和速度就越多?？紤]到這一點(diǎn)，這意味著更低的電源和更小的閾值。那么，為什么不將電源節(jié)點(diǎn)視為高帶寬輸入，類似于采樣時(shí)鐘或模擬輸入引腳。

電源抑制定義

有一些術(shù)語控制著當(dāng)電源軌上存在噪聲時(shí)ADC的性能。它們是PSRR-dc，PSRR-ac和PSMR。PSRR-dc是電源電壓變化與由此產(chǎn)生的ADC增益或失調(diào)誤差變化之比。這可以用最低有效位 （LSB） 的分?jǐn)?shù)、百分比或?qū)?shù)表示，以 dB （PSR = 20 × log10 （PSRR）） 表示，通常以直流表示。

但是，這種方法只能揭示ADC的一個(gè)指定參數(shù)如何隨電源電壓的變化而變化，因此無法證明轉(zhuǎn)換器的魯棒性。更好的方法是通過在直流電源PSRR-AC頂部加載交流信號(hào)來測(cè)試電源抑制，從而通過轉(zhuǎn)換器電路主動(dòng)耦合信號(hào)（噪聲源）。這種方法本質(zhì)上是練習(xí)轉(zhuǎn)換器的衰減，將自己視為在某個(gè)給定幅度下高于轉(zhuǎn)換器本底噪聲的雜散（噪聲）。這表現(xiàn)為轉(zhuǎn)換器在給定一定量的注入噪聲和幅度的情況下中斷。這也使設(shè)計(jì)人員能夠深入了解電源噪聲會(huì)對(duì)信號(hào)產(chǎn)生多大影響或增加信號(hào)。PSMR以不同的方式影響轉(zhuǎn)換器，它告訴設(shè)計(jì)人員轉(zhuǎn)換器在施加模擬輸入信號(hào)進(jìn)行調(diào)制時(shí)對(duì)電源噪聲效應(yīng)的敏感程度。這種效應(yīng)表現(xiàn)為施加到轉(zhuǎn)換器的IF頻率周圍的調(diào)制，如果電源設(shè)計(jì)不仔細(xì)，可能會(huì)對(duì)載波邊帶內(nèi)或周圍造成嚴(yán)重破壞。

總之，電源噪聲的測(cè)試和處理應(yīng)與轉(zhuǎn)換器的任何其他輸入一樣。用戶必須了解系統(tǒng)電源的噪聲。否則，電源噪聲將增加轉(zhuǎn)換器本底噪聲并限制整個(gè)系統(tǒng)的動(dòng)態(tài)范圍。

電源測(cè)試

圖6顯示了系統(tǒng)板上ADC的PSRR測(cè)量結(jié)果。每個(gè)電源都單獨(dú)測(cè)量，以便在交流信號(hào)位于被測(cè)電源上時(shí)更好地了解ADC的動(dòng)態(tài)行為。從高電容值開始，例如100 μF非極化電解。對(duì)于電感，使用1 mH作為直流電源的交流阻斷器。這通常稱為偏置T，可以在封裝連接器外殼中購買。

使用示波器測(cè)量交流信號(hào)的幅度，將示波器探頭施加到電源進(jìn)入被測(cè)ADC電源引腳的點(diǎn)。為簡(jiǎn)單起見，將電源上的交流信號(hào)量定義為與轉(zhuǎn)換器輸入滿量程相關(guān)的值。例如，如果ADC的滿量程為2 V p-p，則使用200 mV p-p或?20 dB。接下來，在轉(zhuǎn)換器的輸入接地（未施加模擬信號(hào)）的情況下，尋找來自本底噪聲/FFT頻譜的測(cè)試頻率處的誤差雜散，如圖5所示。要計(jì)算PSRR，只需從FFT頻譜上的誤差雜散值中減去?20 dB。例如，如果誤差雜散出現(xiàn)在距本底噪聲的?80 dB處，則PSRR為?80 dB ? ?20 dB或?60 dB（PSRR = 誤差雜散（dB）?示波器測(cè)量（dB））。?60 dB的值可能看起來不多，但讓我們看一下電壓，它相當(dāng)于1 mV/V（或10?60/20），這對(duì)于任何轉(zhuǎn)換器數(shù)據(jù)手冊(cè)中的PSRR規(guī)格都并不少見。

圖5.PSRR—FFT 頻譜示例

圖6.典型的 PSRR 測(cè)試設(shè)置

下一步是改變交流信號(hào)的頻率和幅度，以便表征系統(tǒng)板中ADC的PSRR。大多數(shù)數(shù)據(jù)手冊(cè)編號(hào)都是典型的，可能只指定最壞的工作條件或性能最差的電源。例如，相對(duì)于其他電源，5 V模擬電源可能最差。確保指定了所有耗材，如果未完全指定，請(qǐng)向工廠索取此數(shù)據(jù)。這將允許設(shè)計(jì)人員對(duì)每個(gè)電源設(shè)置適當(dāng)?shù)脑O(shè)計(jì)約束。

請(qǐng)記住，在使用液相色譜配置時(shí)，測(cè)試PSRR/PSMR有一個(gè)缺點(diǎn)。掃描目標(biāo)頻段時(shí)，波形發(fā)生器輸出端所需的信號(hào)電平可能需要非常高，才能在ADC電源引腳上達(dá)到所需的輸入電平。這是因?yàn)長(zhǎng)C排列將在某個(gè)頻率下形成陷波濾波器，具體取決于所選值。這大大增加了陷波處的接地電流，而陷波處的接地電流可能會(huì)進(jìn)入模擬輸入。要解決此問題，只需在導(dǎo)致測(cè)量困難的頻率下進(jìn)行測(cè)試時(shí)交換新的LC值即可。這里還應(yīng)該注意的是，LC網(wǎng)絡(luò)的損耗也是在直流時(shí)引起的。請(qǐng)記住測(cè)量ADC電源引腳上的直流電源，以補(bǔ)償該損耗。例如，在LC網(wǎng)絡(luò)之后，5 V電源在系統(tǒng)主板上的讀數(shù)可能僅為4.8 V。只需將電源電壓向上移動(dòng)即可補(bǔ)償損耗。

PSMR的測(cè)量方式與PSRR基本相同。但是，當(dāng)測(cè)量PSMR時(shí)，模擬輸入頻率被施加到測(cè)試設(shè)置中，如圖7所示。

圖7.典型的 PSMR 測(cè)試設(shè)置

另一個(gè)區(qū)別是僅在低頻下施加的調(diào)制或誤差信號(hào)，以便查看該信號(hào)與施加到轉(zhuǎn)換器的模擬輸入頻率的混合效應(yīng)。此測(cè)試通常使用 1 kHz 至 100 kHz 頻率。只要誤差信號(hào)和混頻產(chǎn)物可以在基波周圍看到，該誤差信號(hào)的幅度就可以相對(duì)恒定。但是，為了檢查以確保該值恒定，可能需要更改施加的調(diào)制誤差信號(hào)的幅度。為了獲得最終結(jié)果，最高（最差）調(diào)制雜散幅度相對(duì)于基波之間的差異將決定PSMR規(guī)格。測(cè)量的PSMR FFT頻譜示例如圖8所示。

圖8.PSMR—部分FFT頻譜示例

電源噪聲分析

對(duì)于轉(zhuǎn)換器乃至系統(tǒng)來說，重要的是任何給定輸入端的噪聲都不會(huì)影響性能。既然已經(jīng)定義了PSRR和PSMR并了解了其重要性，那么將描述一個(gè)示例來理解如何應(yīng)用測(cè)量的數(shù)字。

以下示例顯示了在了解滿足系統(tǒng)設(shè)計(jì)需求的電源噪聲時(shí)要尋找的內(nèi)容以及如何設(shè)計(jì)正確的方法。

首先選擇一個(gè)轉(zhuǎn)換器，然后選擇穩(wěn)壓器、LDO、開關(guān)穩(wěn)壓器等。不是任何監(jiān)管機(jī)構(gòu)都會(huì)這樣做。從數(shù)據(jù)手冊(cè)中，檢查穩(wěn)壓器的噪聲和紋波規(guī)格，以及開關(guān)頻率（如果使用開關(guān)穩(wěn)壓器）。典型穩(wěn)壓器在100 kHz帶寬內(nèi)可能具有10 μV rms噪聲。假設(shè)噪聲為白噪聲，則相當(dāng)于目標(biāo)頻帶上的噪聲密度為31.6 nV rms/√Hz。

接下來，檢查轉(zhuǎn)換器的電源抑制規(guī)格，了解轉(zhuǎn)換器性能會(huì)因電源噪聲而下降的地方。60 dB （1 mV/V） 是第一奈奎斯特區(qū) f 上大多數(shù)高速轉(zhuǎn)換器的典型值S/2.如果未給出，請(qǐng)按照前面所述進(jìn)行測(cè)量或詢問工廠聯(lián)系人。

使用具有2 V p-p滿量程輸入范圍、78 dB SNR和125 MSPS采樣速率的16位ADC，本底噪聲為11.26 nV rms。來自任何來源的噪聲必須保持在低于此值的水平，以防止轉(zhuǎn)換器看到它。在第一個(gè)奈奎斯特區(qū)，轉(zhuǎn)換器噪聲為89.02 μV rms （11.26 nV rms/√Hz） × √ （125 MHz/2）。雖然穩(wěn)壓器的噪聲（31.6 nV/√Hz）是轉(zhuǎn)換器的兩倍以上，但請(qǐng)記住考慮轉(zhuǎn)換器的60 dB PSRR，這會(huì)將開關(guān)穩(wěn)壓器的噪聲抑制到31.6 pV/√Hz（31.6 nV/√Hz× 1 mV/V）。該噪聲遠(yuǎn)小于轉(zhuǎn)換器的本底噪聲，因此穩(wěn)壓器的噪聲不會(huì)降低轉(zhuǎn)換器的性能。

電源濾波、接地和布局也很重要。在ADC電源引腳上增加0.1 μF電容將降低噪聲，甚至低于之前計(jì)算的噪聲。請(qǐng)記住，某些電源引腳比其他引腳消耗更多的電流或更敏感。因此，請(qǐng)謹(jǐn)慎使用去耦，但要注意，某些電源引腳上可能需要額外的去耦電容。在電源輸出端添加一個(gè)簡(jiǎn)單的LC濾波器也有助于降低噪聲。但是，當(dāng)使用切換器時(shí)，級(jí)聯(lián)濾波器將進(jìn)一步抑制噪聲。請(qǐng)記住，每增加一級(jí)，增益約為20 dB/十倍頻程。

關(guān)于分析的最后一點(diǎn)是，這僅適用于單個(gè)轉(zhuǎn)換器。如果系統(tǒng)中涉及多個(gè)轉(zhuǎn)換器或通道，情況就會(huì)發(fā)生變化。例如，超聲波采用許多ADC通道，這些通道以數(shù)字方式求和以增加動(dòng)態(tài)范圍。這實(shí)質(zhì)上的作用是，每次通道數(shù)加倍時(shí)，轉(zhuǎn)換器/系統(tǒng)的本底噪聲就會(huì)降低3 dB。例如，使用前面的示例，如果使用兩個(gè)轉(zhuǎn)換器，轉(zhuǎn)換器的本底噪聲將為一半（?3 dB），如果使用四個(gè)轉(zhuǎn)換器，則為?6 dB。這是正確的，因?yàn)槊總€(gè)轉(zhuǎn)換器都可以被視為不相關(guān)的噪聲源。不相關(guān)的噪聲源可以是RSS或和方根，因?yàn)檫@些噪聲源是獨(dú)立的，彼此之間沒有瞬時(shí)關(guān)系。最后，隨著通道數(shù)量的增加，系統(tǒng)的本底噪聲降低并變得更加敏感，這很快就會(huì)對(duì)電源施加更重的設(shè)計(jì)約束。

結(jié)論

無法確保在應(yīng)用中消除所有電源噪聲。任何系統(tǒng)都不能完全免受不必要的電源相互作用的影響。因此，作為ADC的用戶，設(shè)計(jì)人員必須在電源設(shè)計(jì)和布局階段積極主動(dòng)。以下是一些有用的技巧，可幫助您最大限度地提高 PC 板對(duì)電源變化的抗擾度：

去耦系統(tǒng)主板上的所有電源軌和總線電壓。

請(qǐng)記住，每增加一個(gè)濾波級(jí)，增益約為20 dB/十倍頻程。

如果電源線很長(zhǎng)并且為特定IC、部件和/或區(qū)域供電，則再次去耦。

高頻和低頻去耦。

串聯(lián)鐵氧體磁珠通常用于去耦電容器接地之前的電源入口點(diǎn)。對(duì)于系統(tǒng)板上的每個(gè)電源電壓，無論是來自LDO還是開關(guān)穩(wěn)壓器，都應(yīng)執(zhí)行此操作。

為了增加電容，請(qǐng)使用緊密堆疊的電源和接地層（≤4 mil間距），這增加了PCB設(shè)計(jì)固有的高頻去耦。

與任何良好的電路板布局一樣，應(yīng)使電源遠(yuǎn)離敏感的模擬電路，例如ADC的前端級(jí)和時(shí)鐘電路。

良好的電路分區(qū)是關(guān)鍵，一些元件可能位于PCB的另一側(cè)，以增加隔離。

注意接地返回路徑，特別是在數(shù)字側(cè)，以便數(shù)字瞬變不會(huì)回到電路板的模擬部分。在某些情況下，分離接地層也可能有用。

將模擬和數(shù)字參考元件保持在各自的平面上。這種常見做法可確保增加噪聲和耦合相互作用的隔離。

遵循IC制造建議;如果應(yīng)用筆記或數(shù)據(jù)手冊(cè)中沒有直接說明，請(qǐng)研究評(píng)估板。這些是很好的起點(diǎn)。

本技術(shù)文章旨在清晰地介紹與高速轉(zhuǎn)換器相關(guān)的電源靈敏度，以及為什么它對(duì)用戶的系統(tǒng)動(dòng)態(tài)如此重要。人們應(yīng)該了解在系統(tǒng)板上實(shí)現(xiàn)ADC數(shù)據(jù)手冊(cè)規(guī)格所需的布局技術(shù)和硬件。

審核編輯：郭婷