DAC針對通信傳輸路徑進(jìn)行了優(yōu)化

作者：Doug Mercer and Joe DiPilato

引腳兼容的AD976x系列8位、10位、12位和14位TxDAC?低失真DAC以高達(dá)125 MSPS的時鐘速率提供出色的無雜散動態(tài)范圍（SFDR）規(guī)格，具有CMOS器件典型的低價格和功耗水平。

面向消費(fèi)者的無線和有線通信市場的迅速擴(kuò)張催生了對高速模數(shù)和數(shù)模轉(zhuǎn)換器的永不滿足的需求，這些轉(zhuǎn)換器具有良好的動態(tài)（頻域）性能，成本低，功耗低。最明顯的表現(xiàn)是為滿足接收路徑的需求而開發(fā)的新型CMOS ADC產(chǎn)品的盛宴;但是，目前缺乏適合許多發(fā)射信號路徑應(yīng)用的具有動態(tài)性能的低成本CMOS DAC產(chǎn)品。

傳統(tǒng)的時域和直流線性度特性，如積分非線性（INL）、差分非線性（DNL）、毛刺脈沖和建立時間，都不足以反映頻域中的響應(yīng)和失真。大多數(shù)現(xiàn)有的高速CMOS DAC主要用于視頻應(yīng)用，其無雜散動態(tài)范圍（SFDR）和諧波失真（THD）往往較差。雙極性和BiCMOS器件可以提供所需的動態(tài)性能，但它們通常成本太高，需要雙電源，并且功耗過高，不適合未來的大容量通信應(yīng)用。

低功耗需求是由通信平臺的變化驅(qū)動的。它們要么在物理上變得越來越小，需要更高的組件封裝密度（例如，微型和微型基站封裝在懸掛在電線桿和建筑物側(cè)面的小盒子中）;或便攜式和電池供電（例如，電話、尋呼機(jī)、抄表終端等）;或由電話線供電（無線本地環(huán)路）;或需要備用電池（電纜電話、生命線服務(wù)）。這些要求都要求低功耗以延長電池壽命，最大限度地減少散熱，并在有限的可用功率下運(yùn)行。在這方面，單電源組件避免了額外電源的成本和低效率。3V 單電源器件正變得非常流行，以實現(xiàn)更低的功耗并與高密度數(shù)字電路兼容。

這些對低成本、低功耗和良好動態(tài)性能的要求導(dǎo)致了用于發(fā)射應(yīng)用的新型高速CMOS DAC的開發(fā)。這種新型低成本TxDAC?系列的額定更新速率高達(dá)125 MHz，是高速發(fā)送路徑CMOS DAC的重大突破。它們提供的SFDR性能是迄今為止高速CMOS DAC無法實現(xiàn)的。

TxDAC系列的前五款產(chǎn)品包括8位、50 MSPS AD9708AR;10位、50 MSPS AD9760AR-50;10位、125 MSPS AD9760AR;12位、125 MSPS AD9762AR;以及14位、125MSPS AD9764AR。所有五種型號均采用引腳兼容的28引腳SOIC封裝，使設(shè)計人員能夠在設(shè)計周期的評估階段輕松權(quán)衡性價比。圖1顯示了12位AD9762的功能框圖和10位AD9760的引腳排列。無論分辨率如何，MSB （DB N1） 在該系列中始終是引腳 1;低分辨率設(shè)備可以直接連接到為高分辨率設(shè)備布線的電路。這允許統(tǒng)一的設(shè)計尺寸和直接交換不同分辨率的模型，以便進(jìn)行比較、升級和降低定價。

圖1.AD9762框圖和AD9760引腳排列。

這些器件采用低成本亞微米單多晶硅雙金屬CMOS工藝制造。每個DAC的模擬和數(shù)字電路均可采用+2.7 V至+5.5 V單電源供電（提供全3 V單電源供電）。每個DAC包括一個溫度補(bǔ)償型1.2 V帶隙基準(zhǔn)電壓源，提供高達(dá)20 mA滿量程（順從電壓= 1.25 V）的差分電流輸出，由片內(nèi)基準(zhǔn)電壓放大器調(diào)節(jié)，可使用外部電阻在2 mA至20 mA范圍內(nèi)進(jìn)行設(shè)置。DAC輸出在35 ns內(nèi)穩(wěn)定至最終值的0.25%以內(nèi)。滿量程10%至90%的上升和下降時間規(guī)定為2.5 ns，輸出傳播延遲僅為1 ns。

設(shè)計特點

為了消除與傳統(tǒng)R-2R梯形架構(gòu)相關(guān)的幅度相關(guān)失真，并實現(xiàn)卓越的交流和直流性能，TxDAC采用了分段電流源。例如，12位AD9762的核心是49個電流源（圖1）。5 個最高有效位對輸出的貢獻(xiàn)由最多 31 個相等的電流源相加而成，每個電流源的權(quán)重為 25司 司長。接下來四位的貢獻(xiàn)是通過將最多 15 個電流源相加，其權(quán)重是第一組的 1/16（即 29FS 每個）。3 LSB 由或多或少的傳統(tǒng) 3 位二進(jìn)制 DAC 開關(guān)電流組成，其權(quán)重為第二組的 1/2、1/4 和 1/8。這種分段架構(gòu)是AD9762實現(xiàn)±0.5 LSB 12位DNL性能和5 pV-s低輸出毛刺脈沖規(guī)格以及多音應(yīng)用中出色SFDR的關(guān)鍵，在這些應(yīng)用中，DAC的輸出通常以1/2或1/4滿量程工作。圖2顯示了AD9762在不同速率下的單音SFDR與輸出電平的關(guān)系。

對于通信應(yīng)用的傳輸路徑，分段電流源架構(gòu)本身不足以實現(xiàn)所需的SFDR。為了減少交流失真的固有原因，尤其是諧波，我們集中精力在改進(jìn)輸出開關(guān)時序上。由此產(chǎn)生的創(chuàng)新專有鎖存器和開關(guān)電路使SFDR比傳統(tǒng)的CMOS“視頻”DAC產(chǎn)品提高了約20 dB。此外，TxDAC 系列的 SFDR 性能可與最好的雙極性和 BiCMOS IC 器件相媲美，但功耗和價格僅為其一小部分。

無雜散動態(tài)范圍圖2.SFDR與不同采樣率下的輸出幅度的關(guān)系。

為什么SFDR在通信中很重要？通常，傳輸?shù)?a target="_blank">信息與其他通信信道和應(yīng)用程序共享頻譜/帶寬（例如，通過公共電纜廣播或傳輸?shù)牟煌娨曨l道，蜂窩系統(tǒng)中的不同呼叫者，不同的FM廣播電臺等）。如果發(fā)射器將雜散信號發(fā)送到其他頻段，它們可能會損壞、中斷或消除相鄰信號。這被認(rèn)為是不好的做法，違反了FCC（和其他監(jiān)管機(jī)構(gòu)）的規(guī)定，并可能導(dǎo)致法律訴訟。

TxDAC系列在奈奎斯特頻段的SFDR從時鐘頻率為100 MSPS并產(chǎn)生40 MHz輸出信號時的57 dB（10位AD9760）到78 dB（時鐘頻率為20 MSPS，產(chǎn)生2 MHz輸出）（14位AD9764）。表1顯示了AD9760、AD9762和AD9764在不同時鐘速率和輸出頻率下的典型SFDR和THD規(guī)格。雖然 12 位和 14 位器件為滿量程正弦波提供類似的 SFDR，但更高分辨率器件對于具有高峰均比和大量低電平內(nèi)容的信號具有更好的 SFDR。圖3顯示了12位AD9762奈奎斯特范圍內(nèi)的典型頻譜圖，輸出由時鐘速率為100 MSPS的單個20 MHz信號組成;圖中為60.8 dB的二次諧波，其余雜散為<75 dB。在大多數(shù)窄帶應(yīng)用中，諧波被濾除，“一個窗口”或“無諧波”內(nèi)的SFDR才是最重要的。在這種情況下，TxDAC系列提供80 dB范圍內(nèi)的性能，即使對于10位AD9760，時鐘頻率為100 MSPS的5 MHz范圍內(nèi)的輸出也是如此。

在寬帶應(yīng)用中，DAC將在其輸出端產(chǎn)生多個信號，雙音或多音性能尤其令人感興趣。突出的應(yīng)用是通過電纜同時發(fā)送兩個或多個數(shù)據(jù)/語音/視頻通道。寬帶蜂窩基站是另一個，除此之外，還有ADSL（非對稱數(shù)字用戶線）等應(yīng)用，它利用基于多音調(diào)的離散調(diào)制方案，并依賴于良好的多音性能。

圖3.以 100 MSPS 采樣的 19.96MHz 正弦波;差分輸出，50（歐姆），20 pf，SFDR = 60.8 dB。

在大多數(shù)多音應(yīng)用中，發(fā)射路徑DAC的輸出通常在滿量程范圍的一小部分（例如，1/2或1/4 FS）下工作，以確保DAC輸出不會與接近滿量程的所有通道削波（削波發(fā)射波形產(chǎn)生的諧波可能導(dǎo)致非法“飛濺”）。圖4和圖5分別顯示了AD9764滿量程和半量程8音波形的頻譜圖;兩者都表示SFDR>70 dBc，這是創(chuàng)新轉(zhuǎn)換器架構(gòu)的重要結(jié)果。TxDAC系列的各種型號已經(jīng)針對在單音測試中表現(xiàn)相當(dāng)?shù)腂iCMOS DAC進(jìn)行了測量;TxDAC在多音應(yīng)用中實現(xiàn)了可重復(fù)的更好性能。這可能與廣泛使用的R-2R梯形網(wǎng)絡(luò)架構(gòu)引起的時序偏差有關(guān)，TxDAC專有的電流開關(guān)架構(gòu)已經(jīng)過優(yōu)化以最小化。

圖5.AD9764 8音FFT圖，1/2電平輸出。

TxDAC 內(nèi)核中使用的開關(guān)電路提供真正的差分輸出，從而在差分使用器件時提高性能。盡管TxDAC系列的單端性能本身非常出色，但當(dāng)輸出通過變壓器差分驅(qū)動時，可以實現(xiàn)最佳的諧波性能。表2顯示了12位AD9762的差分性能比單端性能的改善，特別是在較高頻率下。

每個DAC采用+5 V單電源供電，時鐘頻率為100 MSPS，功耗為150 mW，配置為20 mA滿量程電流輸出。時鐘頻率為40 MSPS，采用+3 V單電源供電，配置為2 mA滿量程輸出，功耗降至極低的35 mW。每個器件都支持睡眠模式，當(dāng)DAC不工作時，功耗從+5 V降至<30 mW。

在許多情況下，數(shù)字通信系統(tǒng)的品質(zhì)因數(shù)是其誤碼率（BER）。誤碼率通常由適當(dāng)?shù)臉?biāo)準(zhǔn)/規(guī)范決定，并受模擬元件性能、傳輸介質(zhì)、調(diào)制方案、數(shù)據(jù)速率以及可用的均衡和糾錯電路的組合影響。各種不同的無線和有線應(yīng)用（包括用于蜂窩、PCS、尋呼機(jī)、無線本地環(huán)路和衛(wèi)星服務(wù)的無線基站和終端，以及用于互聯(lián)網(wǎng)接入的有線調(diào)制解調(diào)器、交互式視頻機(jī)頂盒和數(shù)字用戶線路，如 ADSL、HDSL、VDSL 等）使用許多不同的調(diào)制方案，適應(yīng)不同的數(shù)據(jù)速率，并需要不同的系統(tǒng)級性能。

在這些情況下，由于與DAC性能缺乏獨特的關(guān)系，通信系統(tǒng)設(shè)計人員很難確定轉(zhuǎn)換器所需的分辨率/動態(tài)范圍。幸運(yùn)的是，TxDAC的引腳兼容尺寸允許在開發(fā)周期的任何階段進(jìn)行性價比權(quán)衡，并為未來更高性能的系統(tǒng)提供了升級途徑。系統(tǒng)設(shè)計人員可以靈活地在誤碼率性能與系統(tǒng)成本之間進(jìn)行權(quán)衡。該選擇允許設(shè)計人員適應(yīng)一定的誤差范圍，補(bǔ)償均衡和糾錯方法和性能。此外，由于給定調(diào)制方案的數(shù)據(jù)速率與帶寬和動態(tài)范圍成正比，因此設(shè)計人員可以在高端器件上提供更高的數(shù)據(jù)速率。

兩種基本的發(fā)射架構(gòu)如圖6和圖7所示。在基于正交的調(diào)制方案中，例如QPSK和QAM，部署混頻器以將同相（I）和正交（Q-90度異相）信號混合成復(fù)合單邊帶信號以進(jìn)行傳輸。圖6所示為基帶發(fā)射架構(gòu)，該架構(gòu)可模擬I和Q信號混合。在本例中，每個發(fā)射通道需要兩個DAC。即使在許多基帶應(yīng)用中使用的低輸出頻率下，TxDAC系列也是最佳選擇，因為該系列的所有成員在低輸出頻率下都結(jié)合了（1）高SFDR;（2）低功耗，單電源和3V操作，提高系統(tǒng)電源效率;（3）有競爭力的價格（通過對信號進(jìn)行過采樣（插值）來減少DAC的帶內(nèi)混疊鏡像，從而減輕低通濾波器的工作，從而進(jìn)一步降低總成本）;（4） 同一引腳布局中提供的各種分辨率允許最終的成本/性能權(quán)衡。例如，在許多 TxDAC 測試版站點應(yīng)用程序中，用戶從一個分辨率模型開始，然后根據(jù)實際系統(tǒng)性能設(shè)計更高或更低分辨率的設(shè)備。

圖6.具有模擬正交混頻的基帶發(fā)射架構(gòu)。

圖7中的系統(tǒng)架構(gòu)使用I和Q信號的數(shù)字混頻，并將調(diào)制信號直接輸入到單個DAC。在這種情況下，DAC的帶寬要求更加嚴(yán)格。通過數(shù)字調(diào)制，可以通過TxDAC芯片產(chǎn)生40 MHz范圍內(nèi)的中頻（IF）。這足以直接傳輸高速調(diào)制解調(diào)器中的數(shù)據(jù)和交互式機(jī)頂盒中的上游信息。在其他應(yīng)用中，它可以消除上變頻器級。在這里，高SFDR、低價格、低功耗和系列引腳兼容性也是理想的（必需）屬性。如果將多個數(shù)字I&Q調(diào)制器饋入圖7所示的單個DAC，則系統(tǒng)將對應(yīng)于寬帶發(fā)射架構(gòu)，為此，TxDAC系列產(chǎn)品的卓越多音性能是一個主要的性能屬性。

10位AD9760正在進(jìn)入高速互聯(lián)網(wǎng)數(shù)據(jù)調(diào)制解調(diào)器和交互式機(jī)頂盒，其中SFDR要求在50 dB范圍內(nèi)，輸出頻率為40 MHz，時鐘速率高達(dá)120 MSPS。它們還用于無線本地環(huán)路和高速無線集群基站。這些 12 位器件被設(shè)計用于蜂窩和個人通信服務(wù) （PCS） 基站、電纜頭端設(shè)備和混合光纖同軸調(diào)制解調(diào)器，在這些器件中，在不同的時鐘和采樣速率下需要高達(dá) 70 dB 的 SFDR。14位AD9764正在ADSL調(diào)制解調(diào)器和下一代PCS基站中找到一>，在這些基站中，1 MHz至6 MHz信號需要70 dB<時鐘速率為15 MSPS。

圖7.具有數(shù)字調(diào)制的傳輸架構(gòu)。

用于普通CMOS制造的芯片設(shè)計的一個主要優(yōu)勢是數(shù)字集成兼容性。TxDAC內(nèi)核基于CMOS工藝進(jìn)行了優(yōu)化，可實現(xiàn)與數(shù)字信號處理（DSP）電路的高效集成，從而進(jìn)一步節(jié)省電路板和成本，并增強(qiáng)性能和可靠性。通過將數(shù)字處理與DAC內(nèi)核集成，可以實現(xiàn)比以往任何時候都更高速的數(shù)字切換。

例如，在使用數(shù)字DDS引擎和高性能（雙極性）DAC的傳統(tǒng)雙芯片直接數(shù)字合成（DDS）系統(tǒng)中，速度和分辨率受到將數(shù)字?jǐn)?shù)據(jù)從DDS芯片時鐘傳輸?shù)紻AC所需的速度和功率的限制（TTL邏輯限制為約100 MSPS）。通過將DDS電路與DAC集成，內(nèi)部數(shù)據(jù)速率將>200 MSPS可用且經(jīng)濟(jì)。除了單芯片高性能DDS（見第12頁）外，未來的片上數(shù)字電路還將包括數(shù)字調(diào)制器和插值濾波器。

審核編輯：郭婷