模數(shù)轉換器時鐘優(yōu)化：測試工程視角

作者：Rob Reeder, Wayne Green, and Robert Shillito

系統(tǒng)時鐘優(yōu)化既具有挑戰(zhàn)性，又有益。設計具有可觀的350飛秒（fs）抖動的模數(shù)轉換器編碼電路可能相對容易，但這是否足以滿足當今的高速要求？例如，當使用100 MHz采樣時鐘在奈奎斯特測試AD9446-100（16位、100 MHz ADC）時，350 fs的抖動會使信噪比（SNR）降低約3 dB。當同一設備在 3RD奈奎斯特區(qū) 使用105 MHz模擬輸入時，性能下降可高達10 dB。為了將時鐘抖動降低到更可容忍的100 fs或更低，設計人員需要了解時鐘抖動的來源，以及ADC可以容忍的抖動量。如果意識到時鐘電路性能是抖動受限的，并且這個問題本可以在設計階段更容易預防，這可能會非常令人沮喪（為時已晚）。

我們將在這里考慮相關的時鐘規(guī)格和實現(xiàn)高速轉換器預期性能的方法——利用一些專業(yè)知識和經驗。從典型的ADC時鐘方案（如圖1所示）開始，我們將重點介紹可用于優(yōu)化信號鏈中每個點時鐘的技術，并確定一些應避免使用的常用技術。

圖1.典型時鐘信號鏈。

什么是抖動？

抖動可能是開發(fā)良好系統(tǒng)時鐘電路的最重要參數(shù)，因此回顧一些基礎知識并了解該術語的含義非常重要。許多技術論文將抖動的數(shù)學描述到了n度;然而，為獲得良好轉換器性能而設計并不完全取決于抖動的確切描述。人們還必須了解它如何進入系統(tǒng)以及如何將其影響降至最低。

抖動是時鐘邊沿位置的變化;它會產生時序誤差，直接導致轉換幅度精度誤差（圖 2a）。增加模擬輸入頻率會增加輸入信號的斜率，從而放大轉換誤差（圖 2b）。需要注意的是，轉換誤差的大小是相對的——10 位器件的 0.5 LSB（最低有效位）轉換誤差相當于 16 位器件的 32 LSB 誤差。這意味著隨著ADC分辨率和模擬輸入頻率的增加，抖動變得更加重要。

圖2.轉換誤差與時鐘抖動和模擬輸入頻率呈函數(shù)關系。

由于這種關系直觀上顯而易見，工程師最終將通過將ADC的性能與編碼時鐘的抖動相關聯(lián)來確定可接受的抖動量。公式1定義了具有無限分辨率的完美ADC的SNR （dB）和頻率，而公式2是具有N位（10、12、14或16）位分辨率的完美ADC的SNR （dB）。

（見圖3的對角線）

(1)

（見圖3的水平線）

(2)

圖 3 結合了這兩個等式。交叉點允許用戶確定給定模擬輸入頻率下可以容忍的總時鐘抖動量。在低頻下，精度受到轉換器分辨率的限制。然而，隨著輸入頻率的增加，ADC的性能會達到一個點，超過這個點，ADC的性能將受到系統(tǒng)總時鐘抖動的影響。對于交叉路口左側的輸入頻率，較低的抖動不太可能成為問題。

圖3.理想ADC的SNR與模擬輸入頻率和抖動的關系

但是，如果模擬輸入頻率靠近或位于交叉路口右側，則必須降低頻率或分辨率，或者必須改進抖動規(guī)格。因此，隨著抖動間隔的增加，SNR性能由時鐘系統(tǒng)抖動主導的點發(fā)生在越來越低的頻率下。

例如，如果使用抖動為350 fs的時鐘測試14位ADC，則模擬輸入頻率必須限制在35 MHz以下的頻率（14位電平和350 fs斜率的交點），以避免性能顯著降低。如果抖動可以降低到100 fs，則可以處理高達125 MHz的輸入頻率。

實際上，這種使用這些一階近似的簡化模型在模擬測試頻率接近交叉點時失去有效性。為了充分了解時鐘抖動對ADC性能的影響，除了分辨率外，還需要考慮量化噪聲和模擬輸入幅度（公式3，基于進一步讀數(shù)9）。

其中

SNR = 信噪比，單位為 dB。

fa = 滿量程正弦波的模擬輸入頻率。

tj rms = 組合均方根內部 ADC 抖動和外部時鐘抖動。

ε = ADC的平均差分非線性度（DNL），單位為LSB。

N = ADC 的分辨率（以位為單位）。

V噪聲有效值 = ADC的有效輸入噪聲。

如果 tj rms = 0，則 ε = 0，并且V噪聲有效值= 0，上面的等式簡化為熟悉的信噪比 = 6.02N + 1.76dB

例如，假設ADC具有0.5 LSB量化噪聲，測試時，模擬輸入幅度將比滿量程低0.5 dB。圖4結合了公式2和公式3，表明編碼時鐘抖動在低于簡化模型的頻率下會影響SNR性能。

圖4.SNR是模擬輸入頻率、時鐘抖動和量化噪聲的函數(shù)。

前面的示例表明，在模擬輸入頻率接近35 MHz之前，具有350 fs抖動的時鐘不會影響14位ADC的SNR。但是，當考慮量化噪聲、輸入頻率和輸入幅度的影響時，應考慮低至10 MHz的輸入頻率。同樣，時鐘上100 fs的抖動也會導致SNR在低于100 MHz的頻率下下降。

保持抖動

現(xiàn)在我們已經回顧了抖動的基礎知識，我們可以考慮抖動的來源。任何可以調制ADC時鐘邊沿轉換的因素都會引入或影響抖動。其中包括串擾、EMI（電磁干擾）、接地效應和電源噪聲。

串擾引起的抖動可能發(fā)生在任何兩條相鄰的走線中。如果一條走線承載信號，而附近的并聯(lián)走線承載變化的電流，則信號走線中將感應出電壓;如果是時鐘信號，時鐘邊沿發(fā)生的時間將被調制。

敏感信號走線上的EMI輻射也會引起抖動。EMI 由開關電源、高壓電源線、RF 信號和其他類似來源產生。EMI通過調制信號或時鐘時序的電或磁耦合產生與串擾類似的效果。

圖5顯示了電磁干擾對SNR的影響。藍色曲線表示AD9446的基準SNR與頻率的關系，采用外部時鐘和線性電源。時鐘不會以任何方式連接到評估板上。紅色曲線表示將同一時鐘電路固定或焊接到由開關電源供電的電路板上時發(fā)生的性能下降。綠色曲線表明，如果振蕩器被扼流并濾除該電源，則可以大幅改善轉換器的性能。

圖5.轉換器性能與振蕩器電源配置和頻率的關系

由于開關電流或接地連接不當而導致的彈跳接地也會導致抖動。當多個柵極同時開關時，開關電流會變大。這會導致電源和接地層上的電流尖峰，使時鐘電路或模擬輸入信號上的閾值電壓發(fā)生電平轉換。請考慮以下示例：

假設柵極輸出具有來自 PCB 走線和接收器柵極輸入的 10pF 組合負載。當柵極開關時，10 mA的動態(tài)電流可以流入或流出每個輸出。[10 mA來自10 pF×1 V/ns，即CMOS柵極的典型壓擺率（I = C dV/dt）。因此，如果12個柵極同時開關，則中間電平轉換可以解釋120 mA的動態(tài)電流。這將導致通過電源引線吸收較大的電流尖峰，其中一個引線可能是接地的。引線電阻引起的瞬態(tài)壓降（反彈）將影響所有依賴它處于接地電位的電路。

為了減少這些源引起的抖動，應采用良好的布局實踐和適當?shù)碾娐贩謪^(qū) 必須將模擬電路和數(shù)字電路限制在各自的域中！每一層都應遵守這一原則，以確保良好的隔離。重要的是要了解返回電流相對于其源極的流動方式，并避免模擬和數(shù)字電路之間的任何侵占或交叉?？傊?，敏感的模擬輸入和時鐘走線必須遠離可能以不希望的方式影響它們的其他電路和走線。

改善抖動意味著改善壓擺

既然已經涵蓋了抖動的基礎知識及其可能的有害影響，那么有人可能會問：“如何改進系統(tǒng)時鐘或時鐘電路以減少抖動？

回顧最初的討論，只有在時鐘的轉換或閾值周期內存在抖動或噪聲時，才會破壞ADC的時序，如圖6所示。通過提高壓擺率使該邊沿（以及閾值周期）更快，將不可避免地減少閾值周期內噪聲存在的時間，并有效減少引入系統(tǒng)的rms（均方根）抖動量。

圖6.差分時鐘閾值/轉換區(qū)域的擴展視圖。

請記住，增加的壓擺率不會影響原始信號質量，只會影響通過閾值區(qū)域的轉換時間。要確認此語句，請參閱圖 2b。請注意，信號擺幅越快，在過渡區(qū)域花費的時間就越少。圖7顯示了抖動和壓擺率之間的反比關系。與此相關的是，對于70 MHz模擬輸入，12位ADC需要100 fs的最小均方根抖動，需要1 V/ns的壓擺率。

圖7.RMS 抖動與壓擺率的關系

因此，最小化抖動意味著提高時鐘邊沿的壓擺率。一種方法是改進時鐘源本身。圖8比較了在一定模擬輸入頻率范圍內用作ADI公司性能最高的ADC（16位、80 MSPS AD9446）的時鐘源時，多種不同的“現(xiàn)成”振蕩器。

圖8.AD9446-80的性能受振蕩器源選擇的影響。

通常，使用定制的高性能時鐘振蕩器來表征ADI公司ADC實現(xiàn)的基準性能（藍色跡線）。然而，并非所有這些高速轉換器的用戶都能負擔得起高性能、烤箱控制、低抖動振蕩器所需的成本或空間，但現(xiàn)有的高性價比振蕩器即使在高模擬輸入頻率下也能實現(xiàn)合理的性能。圖8顯示了一些經濟實惠的設備的性能范圍。

重要的一點是，在選擇“現(xiàn)成”振蕩器時應小心，因為振蕩器供應商并不都傾向于以相同的方式指定或測量抖動。確定哪種振蕩器最適合特定應用的一種實用方法是收集少量振蕩器并直接在系統(tǒng)中進行測試。通過將此選擇作為唯一的變量，可以對性能進行預測（假設振蕩器供應商保持合理的質量控制標準）。更好的辦法是聯(lián)系振蕩器制造商以獲取抖動或相位噪聲數(shù)據(jù)，并獲得有關如何最好地端接器件的建議。振蕩器端接不當會嚴重降低轉換器的無雜散動態(tài)范圍（SFDR）。

進一步改進

如果基于價格和性能的最佳振蕩器仍然不夠，則可以考慮使用頻分和/或濾波。公式4描述了正弦波振蕩器的輸出：

(4)

有兩個參數(shù)會影響壓擺率：信號頻率（f）和幅度（A）。增加其中任何一個都將提高壓擺率，并將系統(tǒng)時鐘抖動降低到更理想的數(shù)字。通常更容易提高時鐘頻率。然后，分頻將用于產生所需的轉換器時鐘速率，以及饋送系統(tǒng)時鐘樹中的其他級。

分頻器確實會增加電路元件和功率要求方面的成本。它們還會增加抖動。添加到時鐘信號鏈中的每個有源分量都會增加總抖動。

(5)

使用分頻器時，必須考慮所有相關規(guī)格。ADI時鐘分頻器產品的典型特征是AD951x系列，其通常僅增加約250 fs。除了內置除法功能外，還提供時鐘分配和占空比控制等功能。

值得注意的是，時鐘分頻器必須絕對地對整體抖動做出最小貢獻;但由于它們提供的頻率降低，它們的輸出抖動成為輸出周期的較小部分，因此引入的誤差較小。例如，如果 100 MHz 時鐘源和鏈中的其他成員貢獻 800 fs 的抖動（約為 10 ns 周期的 12.5%），并且時鐘分頻器將頻率降低到 10 MHz，同時引入 250 fs 的抖動，則產生的 840 fs 抖動不到 100 ns 輸出周期的 1%。

由于公式5的結果是，由于最大貢獻者主導了整體抖動，時鐘源的最大抖動不應超過最大貢獻因素的三分之一，但不一定少很多。實際選擇取決于應用的性能要求（例如給定頻率范圍內的SNR）、可用系統(tǒng)組件的特性以及通常的尺寸和成本限制。

降低相位噪聲

如公式5所示，總抖動是時鐘清理電路抖動的和方根（RSS），以及源和任何其他中間分量的抖動。因此，如果分壓器電路由噪聲極強的源驅動，則分壓器電路的全部潛力可能無法完全實現(xiàn)，僅僅是因為最大的抖動項主導了等式。在這種情況下，請考慮在時鐘源和分頻器電路之間使用無源窄帶濾波器。

為了說明濾波的優(yōu)勢，請考慮抖動規(guī)格為800 fs的源。如果在源極和轉換器之間放置一個時鐘分頻器電路，即使分頻器電路的性能要好得多，抖動也可以降低到大約500 fs。但是，通過在源極和分壓器電路之間放置5%LC帶通濾波器，抖動可以降低到250 fs。（見圖9）。

圖9.通過時鐘分頻和濾波減少抖動。

為了了解濾波器如何改善正弦源的抖動，考慮頻域中的抖動并從相位噪聲圖估計其值會很有用。盡管計算很簡單，并且提供了一種很好的比較方法，但它沒有考慮壓擺率等非線性因素。因此，該模型通常會預測比實際存在的更多的抖動。

為了進行計算，將相位噪聲圖劃分為多個頻率區(qū)域，并計算每個區(qū)域的積分噪聲功率，如圖10所示。這允許識別來自每個區(qū)域的抖動貢獻，以及源的總抖動（通過RSS求和）。對于這些方程，f0是載波頻率。積分相位噪聲乘以2的平方根，因為該圖代表兩個邊帶之一。

圖 10.根據(jù)相位噪聲計算抖動。

現(xiàn)在考慮一個具有 800-fs 抖動的源。繪制源的相位噪聲（圖11）可以輕松確定大部分抖動來自頻域中的哪個位置。在具有800-fs抖動的時鐘的情況下，可以看出頻譜中抖動的主要部分是寬帶。因此，在采樣型系統(tǒng)中，強調降低寬帶噪聲至關重要。

圖 11a.800 fs源的相位噪聲圖。

圖 11b.800-fs源的相位噪聲，帶通LC多極點濾波器，應用5%通帶。

在時鐘源輸出端使用具有5%通帶（5% LCBP）的簡單帶通LC多極點濾波器可以大大提高性能，如圖11b所示。請注意從 800 fs 到小于 300 fs 的改進。這相當于SNR提高了12 dB以上。

5%的LCBP濾波器可以很容易地獲得，但它們可能又大又貴。另一種方法是使用晶體型過濾器。圖12顯示了相位噪聲從800 fs改善到100 fs以下的情況。這比 5% LCBP 濾波器的 12 dB 額外提高了 3 dB，總共提高了 15 dB！

圖 12.帶晶體濾波器的800-fs源的相位噪聲。

為了證明具有噪聲源的級聯(lián)晶體濾波器的有效性，使用舊的臺式脈沖發(fā)生器對16位、100 MHz AD9446-100 ADC進行計時進行了實驗。未經濾波后，發(fā)生器的抖動大于4 ps，導致SNR下降超過30 dB。應用晶體濾波器后，計算出的抖動接近 50 fs，從而改善了接近數(shù)據(jù)手冊典型性能的 SNR（圖 13）。

圖 13.晶體濾光片很有幫助，即使有嘈雜的光源。

晶體濾波器的通帶區(qū)域非常窄（通常為<1%）可以將許多源的抖動降低到100 fs以下，但它們會增加費用，并且比有源濾波器體積更大。還值得注意的是，晶體濾波器的輸入/輸出范圍有限，為5 dBm至10 dBm。將它們推到超出其指定范圍將導致失真，從而可能降低ADC的SFDR。最后，一些晶體濾波器可能需要外部元件進行阻抗匹配。過濾器可以完成這項工作，但它們需要額外的零件、棘手的匹配和額外的成本。

用于提高壓擺率的分壓器和濾波器解決方案的快速摘要如表1所示。

表 1.分頻器和濾波器權衡總結

最好在信號接近ADC時鐘輸入之前使用背靠背肖特基二極管對信號進行削波。這允許增加源幅度，從而提高壓擺率，同時將時鐘幅度保持在與轉換器時鐘輸入兼容的水平。

如果時鐘系統(tǒng)較小或最后一級的走線長度較短，則考慮將變壓器與削波二極管配合使用。變壓器是無源的，不會給整個時鐘信號增加抖動。變壓器還可用于為振蕩器的信號電壓提供增益，從而增加公式4中的A項（幅度）。最后，變壓器固有地提供通帶濾波。具有增益（1：2或1：4阻抗比）的器件具有更窄的帶寬，從而提供更好的時鐘信號濾波。變壓器還可以將該單端信號轉換為差分信號，這在當今的ADC時鐘輸入接口中很常見，強烈推薦使用。

請記住，并非所有二極管都能同樣出色地工作（圖 14）?！盎€”條件是性能最佳的二極管的性能，相對于該測試批次中的所有其他二極管，在相同條件下測量。仔細閱讀規(guī)格，特別注意動態(tài)電阻和總電容規(guī)格。具有低R和C值的二極管可以提高削波速度。

圖 14.AD9446-80的性能受削波肖特基二極管選擇的影響。

此處使用16位、80 MSPS ADCAD9446作為測試平臺;唯一的變化是背靠背二極管的源。用于此評估的電路如圖15所示。

圖 15.AD9446時鐘電路的數(shù)據(jù)如圖14所示。

時鐘硬件接口中的抖動降低

與ADC的時鐘輸入引腳接口時，可以使用許多電路和解決方案。然而，回顧公式5

提醒我們，一個有效的預期是信號鏈中的每個有源元件（振蕩器源、驅動器或扇出門、分頻器等）都會增加呈現(xiàn)給ADC時鐘輸入引腳的抖動總量。圖16顯示，在具有300 fs抖動的源上增加兩個門（每個門貢獻700 fs的抖動）可能會將分辨率從約12位降低到140 MHz時小于10位。

圖 16.多個驅動器柵極可增加抖動并降低 SNR。

因此，最小化時鐘信號鏈中的元件數(shù)量有助于保持較低的總RSS抖動。

選擇的時鐘門類型也值得注意。當尋求在高模擬輸入頻率下獲得良好性能時，簡單的邏輯門可能不是最佳選擇。最好仔細閱讀候選器件的數(shù)據(jù)手冊，并了解相關規(guī)格，例如抖動和偏斜。當他們要處理抖動極低的源時，這一點尤其重要。例如，在圖 17 中，源 A 有 800 fs 的抖動，源 B 有 125 fs 的抖動。使用晶體濾波器，相應的抖動電平可以降低到175 fs和60 fs。但是，在這兩種情況下，分頻器（或具有類似抖動規(guī)格的柵極）都可以將抖動增加到200 fs以上。這強調了一個事實，即在時鐘信號鏈中正確選擇和放置時鐘驅動器非常重要。

圖 17.門會增加抖動。

另一種常見的方法導致明顯無法實現(xiàn)數(shù)據(jù)手冊的性能。使用FPGA（通常使用數(shù)字時鐘管理器DCM，提供時鐘分頻）可以相當簡單地實現(xiàn)靈活的柵極驅動器。然而，如圖18所示，這種方法在使用AD9446-80（80 MSPS ADC）時會降低SNR成本巨大;例如，能夠實現(xiàn) 13 位 ENOB。高性能振蕩器可在一定頻率范圍內建立基準SNR性能，如紅色曲線所示。綠色曲線顯示了使用相同時鐘但使用FPGA作為高性能振蕩器和轉換器之間的柵極驅動器時的性能差異。在 40 MHz 時，F(xiàn)PGA 可將 SNR 降低至 52 dB（8.7 位性能），而 DCM 可將 SNR 進一步降低 8 dB（1.3 位）。這種性能差異非常驚人，SNR下降29 dB，這意味著僅FPGA驅動器柵極就具有大約10 ps的附加抖動，使用公式1！

圖 18.AD9446-80的性能受FPGA柵極驅動電路的影響。

選擇最佳的時鐘驅動器門可能很困難。表2粗略比較了市場上許多驅動器柵極的附加抖動。表格下半部分的建議可能有助于獲得良好的ADC性能。

表 2.時鐘驅動器柵極及其附加抖動摘要

結論

了解整個時鐘系統(tǒng)對于實現(xiàn)轉換器的最佳性能至關重要。圖3以及公式1和2是應用具有極高分辨率的抖動限制ADC或“完美”N位ADC的時鐘要求的有用指南。如果模擬輸入頻率遠低于這些線路的交點，則必須考慮時鐘源和相關電路，從而減少抖動。

降低系統(tǒng)時鐘電路的抖動可以通過多種方式實現(xiàn)，包括改進時鐘源、濾波和/或分頻，以及正確選擇時鐘電路硬件。記得注意時鐘的壓擺率。這將決定在轉換期間可能損壞轉換器的噪聲量。最小化此轉換時間可以提高轉換器的性能。

僅使用必要的電路來驅動和分配時鐘，因為信號鏈中的每個元件都會增加整體抖動。最后，不要使用“廉價”的硬件門;他們的表現(xiàn)可能令人失望。

審核編輯：郭婷