逐次逼近型ADC：確保有效的首次轉(zhuǎn)換

具有高達(dá)18位分辨率和10 MSPS采樣速率的逐次逼近型模數(shù)轉(zhuǎn)換器（ADC）可滿足許多數(shù)據(jù)采集應(yīng)用的需求，包括便攜式、工業(yè)、醫(yī)療和通信。本文介紹如何初始化逐次逼近型ADC以獲得有效轉(zhuǎn)換。

逐次逼近架構(gòu)

逐次逼近型ADC由四個(gè)主要子電路組成：采樣保持放大器（SHA）、模擬比較器、基準(zhǔn)數(shù)模轉(zhuǎn)換器（DAC）和逐次逼近寄存器（SAR）。由于SAR控制轉(zhuǎn)換器的運(yùn)行，因此逐次逼近轉(zhuǎn)換器通常稱為SAR ADC。

圖1.基本 SAR ADC 架構(gòu)。

上電和初始化后，CONVERT 上的信號開始轉(zhuǎn)換周期。開關(guān)閉合，將模擬輸入連接到 SHA，SHA 獲取輸入電壓。當(dāng)開關(guān)斷開時(shí)，比較器確定現(xiàn)在存儲(chǔ)在保持電容上的模擬輸入是大于還是小于DAC電壓。首先，最高有效位（MSB）導(dǎo)通，將DAC輸出電壓設(shè)置為中間電平。比較器輸出建立后，如果DAC輸出大于模擬輸入，則逐次逼近寄存器關(guān)斷MSB，如果輸出較小，則保持導(dǎo)通。該過程以下一個(gè)最高有效位重復(fù)，如果比較器確定DAC輸出大于模擬輸入，則將其關(guān)閉，如果輸出較小，則保持導(dǎo)通。這種二分搜索一直持續(xù)到測試寄存器中的每個(gè)位為止。由此產(chǎn)生的DAC輸入是采樣輸入電壓的數(shù)字近似值，由ADC在轉(zhuǎn)換結(jié)束時(shí)輸出。

與SAR轉(zhuǎn)換代碼相關(guān)的因素

本文討論與有效的首次轉(zhuǎn)化相關(guān)的以下因素：

電源時(shí)序 （AD765x-1）
訪問控制 （AD7367）
復(fù)位 （AD765x-1/AD7606）
精煉/重新輸出 （AD765x-1）
模擬輸入建立時(shí)間（AD7606）
模擬輸入范圍（AD7960）
省電/待機(jī)模式（AD760x）
延遲延遲（AD7682/AD7689、AD7766/AD7767）
數(shù)字接口時(shí)序

電源排序

一些采用多個(gè)電源工作的ADC具有明確定義的上電時(shí)序。AN-932應(yīng)用筆記“電源排序”為設(shè)計(jì)這些ADC的電源提供了很好的參考。應(yīng)特別注意模擬和基準(zhǔn)輸入，因?yàn)樗鼈兺ǔ２粦?yīng)超過模擬電源電壓0.3 V以上。因此，AGND – 0.3 V < VIN < VDD + 0.3 V，AGND – 0.3 V < VREF < VDD + 0.3 V。模擬電源應(yīng)在模擬輸入或基準(zhǔn)電壓之前導(dǎo)通，否則模擬內(nèi)核可能會(huì)在閂鎖狀態(tài)下上電。以類似的方式，數(shù)字輸入應(yīng)介于DGND ? 0.3 V和VIO + 0.3 V之間。I/O電源必須在接口電路之前（或同時(shí)）導(dǎo)通，否則這些引腳上的ESD二極管可能會(huì)正向偏置，并在未知狀態(tài)下為數(shù)字內(nèi)核上電。

電源斜坡期間的數(shù)據(jù)訪問

請勿在電源穩(wěn)定之前訪問ADC，因?yàn)檫@可能會(huì)使其處于未知狀態(tài)。圖2顯示了一個(gè)示例，其中主機(jī)FPGA嘗試從AD7367讀取數(shù)據(jù)，同時(shí)DV抄送正在加速，這可能會(huì)使 ADC 進(jìn)入未知狀態(tài)。

圖2.在DVCC上升期間讀取數(shù)據(jù)。

SAR ADC 初始化與復(fù)位

許多SAR ADC，如AD760x和AD765x-1，上電后需要復(fù)位才能初始化。在所有電源穩(wěn)定后，應(yīng)施加指定的RESET脈沖，以確保ADC以預(yù)期狀態(tài)啟動(dòng)，數(shù)字邏輯控制處于默認(rèn)狀態(tài)，轉(zhuǎn)換數(shù)據(jù)寄存器清零。上電后，電壓開始在 REF 上積聚在/裁判外引腳，ADC進(jìn)入采集模式，并配置用戶指定的模式。完全上電后，AD760x應(yīng)看到上升沿復(fù)位，以將其配置為正常工作。RESET高脈沖通常應(yīng)為50 ns寬。

建立基準(zhǔn)電壓

ADC將模擬輸入電壓轉(zhuǎn)換為參考基準(zhǔn)電壓的數(shù)字代碼，因此基準(zhǔn)電壓在首次轉(zhuǎn)換之前必須穩(wěn)定。許多SAR ADC具有參考電壓在/裁判外引腳和 REF 或 REFCAP 引腳。外部基準(zhǔn)可通過 REF 使內(nèi)部基準(zhǔn)過驅(qū)動(dòng)在/裁判外引腳或內(nèi)部基準(zhǔn)可以直接驅(qū)動(dòng)緩沖器。REFCAP引腳上的電容對內(nèi)部緩沖器輸出進(jìn)行去耦，這是用于轉(zhuǎn)換的基準(zhǔn)電壓。圖3所示為AD765x-1數(shù)據(jù)手冊中的基準(zhǔn)電壓源電路示例。

圖3.基準(zhǔn)電壓源電路AD765x-1

確保 REF 或 REFCAP 上的電壓在第一次轉(zhuǎn)換之前已經(jīng)穩(wěn)定。壓擺率和建立時(shí)間因不同的儲(chǔ)能電容而異，如圖4所示。

圖4.AD7656-1 REFCAPA/B/C引腳上的電壓斜坡，采用不同的電容。

此外，設(shè)計(jì)不當(dāng)?shù)幕鶞?zhǔn)電壓源電路會(huì)導(dǎo)致嚴(yán)重的轉(zhuǎn)換誤差?；鶞?zhǔn)電壓源問題的最常見表現(xiàn)是“卡住”代碼，這可能是由儲(chǔ)能電容的尺寸和位置、驅(qū)動(dòng)強(qiáng)度不足或輸入端噪聲較大引起的。Alan Walsh 撰寫的《精密逐次逼近型 ADC 的電壓參考設(shè)計(jì)》（《模擬對話》第 47 卷，第 2 期，2013 年）提供了有關(guān) SAR ADC 參考設(shè)計(jì)的詳細(xì)信息。

模擬輸入建立時(shí)間

對于多通道、多路復(fù)用應(yīng)用，驅(qū)動(dòng)器放大器和ADC的模擬輸入電路必須建立至16位電平（0.00076%），才能在內(nèi)部電容陣列上進(jìn)行滿量程步進(jìn)。遺憾的是，放大器數(shù)據(jù)手冊通常規(guī)定建立至0.1%或0.01%電平。指定的建立時(shí)間可能與16位級別的建立時(shí)間有很大不同，因此在選擇驅(qū)動(dòng)器之前需要進(jìn)行驗(yàn)證。

特別注意多路復(fù)用應(yīng)用中的建立時(shí)間。多路復(fù)用器切換后，確保在轉(zhuǎn)換開始之前留出足夠的時(shí)間讓模擬輸入建立到指定的精度。將AD7606與多路復(fù)用器配合使用時(shí)，±10 V輸入范圍至少留出80 μs，±5 V輸入范圍至少留出88 μs，以使所選通道有足夠的時(shí)間建立至16位分辨率。Alan Walsh 的《精密 SAR 模數(shù)轉(zhuǎn)換器的前端放大器和 RC 濾波器設(shè)計(jì)》（《模擬對話》第 46 卷，第 4 期，2012 年）提供了有關(guān)放大器選擇的更多詳細(xì)信息。

模擬輸入范圍

確保模擬輸入在指定的輸入范圍內(nèi)，特別注意具有指定共模電壓的差分輸入范圍，如圖5所示。

圖5.具有共模電壓的全差分輸入。

例如，AD7960 18位、5 MSPS SAR ADC的差分輸入范圍為–VREF至+VREF，但折合到地端的VIN+和VIN?均應(yīng)在–0.1 V至VREF + 0.1 V范圍內(nèi)，共模電壓應(yīng)在VREF/2左右，如表1所示。

表 1.AD7960的模擬輸入規(guī)格

使SAR ADC退出省電或待機(jī)模式

為了節(jié)省功耗，一些SAR ADC在空閑時(shí)進(jìn)入省電或待機(jī)模式。確保ADC在第一次轉(zhuǎn)換開始之前退出此低功耗模式。例如，AD7606系列提供兩種省電模式：完全關(guān)斷和待機(jī)。這些模式由 GPIO 引腳 STBY 和 RANGE 控制。

圖6顯示，當(dāng)STBY和RANGE恢復(fù)為高電平時(shí)，AD7606從完全關(guān)斷模式進(jìn)入正常模式，并配置為±10 V范圍。此時(shí)，REGCAPA、REGCAPB 和 REGCAP 引腳將上電至數(shù)據(jù)手冊中概述的正確電壓。待機(jī)模式時(shí)，上電時(shí)間約為100 μs，但外部基準(zhǔn)電壓源模式下約為13 ms。當(dāng)從關(guān)斷模式上電時(shí)，必須在所需的上電時(shí)間過后施加RESET信號。數(shù)據(jù)手冊規(guī)定了上電和復(fù)位上升沿之間所需的時(shí)間，如t喚醒關(guān)機(jī).

圖6.AD7606初始化時(shí)序

具有延遲延遲的SAR ADC

一種普遍的看法是，SAR ADC 沒有延遲延遲，但某些 SAR ADC 具有配置更新的延遲延遲，因此在延遲延遲（可能是幾個(gè)轉(zhuǎn)換周期）過去之前，第一個(gè)有效的轉(zhuǎn)換代碼可能未定義。

例如，AD7985具有兩種工作轉(zhuǎn)換模式：睿頻和正常。睿頻模式可實(shí)現(xiàn)高達(dá) 2.5 MSPS 的最快轉(zhuǎn)換速率，不會(huì)在兩次轉(zhuǎn)換之間掉電。渦輪模式下的第一次轉(zhuǎn)換包含無意義的數(shù)據(jù)，應(yīng)忽略。另一方面，在正常模式下，第一次轉(zhuǎn)換是有意義的。

對于AD7682/AD7689，上電后的前三個(gè)轉(zhuǎn)換結(jié)果尚未確定，因?yàn)橹钡降诙€(gè)EOC之后才會(huì)進(jìn)行有效配置。因此，需要兩個(gè)虛擬轉(zhuǎn)換，如圖7所示。

圖7.AD7682/AD7689的一般時(shí)序。

在硬件模式下使用AD765x-1時(shí)，RANGE引腳的邏輯狀態(tài)在BUSY 信號的下降沿進(jìn)行采樣，以確定下一次同步轉(zhuǎn)換的范圍。經(jīng)過有效的RESET脈沖后，AD765x-1默認(rèn)工作在±4 × VREF范圍內(nèi)，沒有延遲問題。但是，如果AD765x-1的工作電壓范圍為±2 × VREF范圍，則必須使用一個(gè)虛擬轉(zhuǎn)換周期來選擇BUSY第一個(gè)下降沿的范圍。

此外，一些SAR ADC（如過采樣SAR ADC7766/AD7767）具有后數(shù)字濾波器，會(huì)導(dǎo)致額外的延遲延遲。當(dāng)多路復(fù)用此類ADC的模擬輸入時(shí)，主機(jī)必須等待完整的數(shù)字濾波器建立時(shí)間，才能獲得有效的轉(zhuǎn)換結(jié)果;在此建立時(shí)間之后，可以切換通道。

如表2所示，AD7766/AD7767的延遲為74除以輸出數(shù)據(jù)速率（74/ODR）。以128 kHz的最大輸出數(shù)據(jù)速率運(yùn)行時(shí)，AD7766/AD7767支持1.729 kHz多路復(fù)用器開關(guān)速率。

表 2.AD7766/AD7767的數(shù)字濾波器延遲

數(shù)字接口時(shí)序

最后但并非最不重要的一點(diǎn)是，主機(jī)可以通過一些常見的接口選項(xiàng)訪問SAR ADC的轉(zhuǎn)換結(jié)果，例如菊花鏈模式下的并行、并行字節(jié)、IIC、SPI和SPI。要獲得有效的轉(zhuǎn)換數(shù)據(jù)，請確保遵循數(shù)據(jù)手冊中的數(shù)字接口時(shí)序規(guī)格。

結(jié)論

要從SAR ADC獲取第一個(gè)有效的轉(zhuǎn)換代碼，請遵循本文中討論的建議?？赡苄枰渌囟ǖ呐渲弥С?在第一個(gè)轉(zhuǎn)換周期開始之前，請參閱目標(biāo)SAR ADC數(shù)據(jù)手冊或應(yīng)用筆記進(jìn)行初始化。