分析優(yōu)化和消除具有高達13.6GHz VCO的鎖相環(huán)中的整數(shù)邊界雜散

鎖相環(huán)（PLL）和壓控振蕩器（VCO）以特定頻率輸出RF信號，理想情況下，該信號將是輸出端存在的唯一信號。實際上，輸出端存在不需要的雜散信號和相位噪聲。本文討論如何仿真和消除一種更麻煩的雜散信號——整數(shù)邊界雜散。

PLL和VCO組合（PLL/VCO）只能以相位頻率檢測器參考頻率的整數(shù)倍工作，稱為整數(shù)N分頻PLL。 能夠?qū)崿F(xiàn)更精細頻率步進的PLL/VCO稱為小數(shù)N分頻PLL。 小數(shù)N分頻PLL/VCO提供了更大的靈活性，并且使用更廣泛。小數(shù)N分頻PLL通過以參考速率調(diào)制PLL中的反饋路徑來實現(xiàn)這一壯舉。雖然小數(shù)N分頻PLL/VCO能夠?qū)崿F(xiàn)比鑒相器參考頻率更精細的頻率步進，但它具有稱為整數(shù)邊界雜散（IBS）的雜散輸出。整數(shù)邊界雜散發(fā)生在整數(shù) （1， 2， 3 ...20, 21 ...)PLL 相位頻率檢測器參考（或比較）頻率的倍數(shù) （f聚苯乙烯).例如，如果 f聚苯乙烯= 100 MHz，在 100 MHz、200 MHz、300 MHz 處會有整數(shù)邊界雜散......2000兆赫，2100兆赫。在所需VCO輸出信號為2001 MHz的系統(tǒng)中，將有一個2000 MHz的IBS，這將出現(xiàn)在與所需信號的1 MHz偏移處。由于PLL系統(tǒng)中的有效采樣，這種1 MHz偏移IBS混疊到目標信號的兩側(cè)。因此，當所需輸出為2001 MHz時，2000 MHz和2002 MHz處將存在雜散信號。

整數(shù)邊界雜散是不可取的，主要有兩個原因：

如果它們與載波（所需信號）處于低頻偏移，則IBS功率會產(chǎn)生積分相位噪聲。

如果它們與載波的頻率偏移較大，則IBS會將相鄰?fù)ǖ勒{(diào)制/解調(diào)到所需通道，并導(dǎo)致系統(tǒng)失真。

在某些系統(tǒng)中，高整數(shù)邊界雜散會使某些輸出通道無法使用。如果系統(tǒng)在一定的頻譜帶寬中有1000個通道，并且10%的通道具有高于特定功率水平的雜散信號，則這100個通道可能無法使用。在頻譜帶寬花費大量資金的協(xié)議中，如果無法使用10%的可用信道，那就是浪費。

當整數(shù)邊界落在所需輸出頻率的PLL帶寬內(nèi)時，整數(shù)邊界雜散最強。也就是說，如果輸出頻率為2000.01 MHz，環(huán)路帶寬為50 kHz，則IBS將最強。當輸出頻率遠離整數(shù)邊界時，IBS的功率以可計算和可重復(fù)的方式降低。ADI公司的新型免費仿真器ADIsimFrequencyPlanner?利用這種可預(yù)測的行為來精確仿真整數(shù)邊界雜散功率（以及更多）。

圖1顯示了1900 MHz至2150 MHz（1 MHz步進）每個輸出頻率下最差情況下的整數(shù)邊界雜散功率。可以看出，在2001 MHz時，最差情況下的IBS功率為–70 dBc（比載波功率低70 dB）。在2000 MHz時，沒有IBS，因為輸出頻率落在整數(shù)邊界上。IBS功率隨著載波遠離整數(shù)邊界而降低，直到載波開始接近下一個整數(shù)邊界。

在整數(shù)邊界（圖2049中的2051 MHz和1 MHz）之間看到的雜散信號是二階整數(shù)邊界雜散。二階整數(shù)邊界雜散發(fā)生在整數(shù)邊界之間的中間位置。通常，二階IBS比一階IBS低10 dB至20 dB。ADIsimFrequencyPlanner仿真一階、二階、三階、四階和五階整數(shù)邊界雜散。

圖1.在1900 MHz至2150 MHz的每個輸出頻率下，最差情況下整數(shù)邊界會產(chǎn)生功率（1 MHz步長;100 kHz環(huán)路帶寬;HMC830）。

假設(shè)某個調(diào)制方案指出整數(shù)邊界雜散功率高于–80 dBc的通道不可用;那么圖10中大約1%的通道不再可用。為了克服這個問題，ADIsimFrequencyPlanner可以優(yōu)化PLL/VCO配置，以減少并在大多數(shù)情況下消除整數(shù)邊界雜散?；叵胍幌?，整數(shù)邊界雜散發(fā)生在PFD頻率的整數(shù)倍處，并且在接近載波頻率時最強。如果可以改變PFD頻率，使PFD頻率的整數(shù)倍與載波頻率的偏移量足夠大，那么IBS功率將降低到一個沒有問題的水平。這就是ADIsimFrequencyPlanner算法的作用——在考慮一階到五階整數(shù)邊界雜散的相對功率的同時，ADIsimFrequencyPlanner找到了最佳解決方案，從而在VCO輸出端產(chǎn)生盡可能低的整數(shù)邊界雜散。

如何改變PFD頻率？傳統(tǒng)上，在PLL/VCO系統(tǒng)中，PFD頻率保持固定。但是，通過充分利用可編程時鐘分配源、PLL基準輸入分頻器和PLL小數(shù)N分頻調(diào)制器架構(gòu)，現(xiàn)在可以輕松更改每個輸出通道的PFD頻率。

在推薦的解決方案中，使用新的HMC7044時鐘生成和分配芯片。HMC7044具有14個超低噪聲輸出;14 個輸出中的每一個都有一個可編程分頻器。通過將這些輸出之一連接到PLL參考輸入，然后根據(jù)需要對輸出分頻器進行編程，PLL可以使用參考頻率陣列。

HMC7044是一款時鐘分配系統(tǒng)，適用于ADC、DAC和其他系統(tǒng)組件使用多個同步時鐘的應(yīng)用。不需要太多輸出的簡單應(yīng)用可以使用更簡單的替代方案，例如HMC832或ADF4351，兩者都是集成PLL和VCO芯片。

然后，在PLL參考輸入端，可以根據(jù)需要對參考輸入分頻器（R分頻器）進行編程，以將可用參考頻率陣列分頻為更大的PFD頻率陣列（PFD頻率是R分頻器輸出端的頻率）。由于PLL中的高階小數(shù)N分頻調(diào)制器，PFD頻率的變化不會在實現(xiàn)所需的輸出頻率時造成問題。此外，PLL的可編程電荷泵電流可用于補償PFD頻率的任何變化，從而保持恒定的環(huán)路帶寬。

圖2.顯示PFD頻率選擇的框圖。

例：

其中：

ICP= 可編程電荷泵電流
fPFD= 鎖相環(huán) PFD 頻率;
N = PLL 小數(shù) N 分頻值;
RFOUT= VCO 輸出頻率/載波頻率/所需信號

可編程電荷泵電流與PFD頻率成反比——隨著PFD頻率的增加，電荷泵電流必須減小。這有助于保持環(huán)路濾波器的動態(tài)恒定。

使用ADIsimFrequencyPlanner時，用戶輸入所需的輸出頻率范圍、步長、PFD頻率和基準頻率約束以及環(huán)路濾波器參數(shù)。用戶還可以選擇可用的時鐘發(fā)生器輸出分頻器和PLL參考輸入分頻器。然后，ADIsimFrequency Planner逐步完成每個所需的頻率步進，并根據(jù)可用的PFD頻率陣列計算最佳PFD頻率。然后，ADIsim頻率規(guī)劃器向用戶返回所需的分壓器設(shè)置和電荷泵電流。數(shù)據(jù)可以輕松導(dǎo)出到終端應(yīng)用的固件可以讀取的查找表中，然后對HMC7044和PLL/VCO進行相應(yīng)的編程。ADIsimFrequencyPlanner還生成一系列繪圖，向用戶顯示正在發(fā)生的事情。

在圖3中，用戶使用了與圖1相同的配置，只是這次通過更改HMC7044輸出分頻器和PLL基準輸入分頻器來優(yōu)化PFD頻率。未優(yōu)化的模擬也以灰色顯示，以便進行比較。

圖3.輸出配置與圖1相同，但現(xiàn)在PFD頻率得到了優(yōu)化。

從圖3可以看出，在整個輸出范圍內(nèi)（1900 MHz至2150 MHz，步長為1 MHz），所有整數(shù)邊界雜散現(xiàn)在都<–95 dBc。這代表了巨大的改進，并使非常高比例的所需輸出都具有相同的出色質(zhì)量。

將ADIsimFrequencyPlanner應(yīng)用于寬帶VCO

在測量ADIsimFrequencyPlanner精度和有效性的實驗中，將ADI公司的幾個高性能器件放在一起，并在實驗室中進行評估。在實驗中，使用了以下部分：

HMC7044時鐘生成和分配：

高達 3.2 GHz 的輸出。

兼容JESD204B。

超低噪聲（<50 fs 抖動，12 kHz 至 20 MHz）。

–142 dBc/Hz，800 kHz 偏移，983.04 MHz 輸出。

16 個可編程輸出。

ADF5355集成PLL和VCO：

55 MHz 至 13.6 GHz 輸出。

5 mm × 5 mm LFCSP 封裝。

–138 dBc/Hz，1 MHz 偏移，來自 3.4 GHz 輸出。

HMC704超低噪聲相環(huán)：

射頻輸入高達 8 GHz。

100 MHz 最大 PFD 頻率。

–233 dBc/Hz 歸一化相位本底噪聲。

雖然ADF5355具有內(nèi)部PLL，但HMC704用于外部鎖定ADF5355 VCO。此技術(shù)有兩個主要優(yōu)點：

整體相位噪聲得益于ADF5355業(yè)界領(lǐng)先的VCO相位噪聲和HMC704業(yè)界領(lǐng)先的PLL相位噪聲。

隔離VCO和PLL可以減少不需要的信號耦合，從而降低雜散信號的功率。

ADIsimFrequencyPlanner用于以4800 kHz步長（6300步）優(yōu)化250 MHz至6000 MHz的輸出范圍。在每一步中，最佳分壓器設(shè)置（因此最佳PFD頻率）和電荷泵電流被編程為HMC7044、ADF5355和HMC704。一旦器件被編程為輸出階躍，頻譜分析儀就會測量載波功率以及一階和二階整數(shù)邊界雜散的功率。頻譜分析儀使用非常窄的頻率跨度和分辨率帶寬——即便如此，在大多數(shù)通道中，由于整數(shù)邊界雜散功率低于儀器的本底噪聲，因此僅測量噪聲。

以下測量是在PFD頻率限制在60 MHz和100 MHz之間的情況下進行的。環(huán)路帶寬和相位裕量分別為17 kHz和49.6°。

圖4顯示了HMC7044、ADF5355和HMC704解決方案的實測和仿真結(jié)果。

仿真和測量了6000個輸出通道。

大多數(shù)整數(shù)邊界雜散在 –120 dBc 附近仿真。這低于頻譜分析儀的本底噪聲，因此僅測量噪聲。

大多數(shù)頻率的雜散低于–100 dBc！典型要求為 –70 dBc 至 –80 dBc。

優(yōu)化不能改善IBS的唯一區(qū)域小于2 MHz，發(fā)生在2×HMC7044主時鐘上——在此頻率下，任何分頻器組合都無法提高IBS性能。下面提供了替代解決方案。

圖4.HMC7044、ADF5355和HMC704的測量和仿真結(jié)果。請注意，無法優(yōu)化的窄頻率范圍由ADIsimFrequencyPlanner正確仿真。在大多數(shù)其他頻率下，測量受到頻譜分析儀本底噪聲的限制。

只有一個非常窄的頻率范圍，優(yōu)化PFD頻率不會提高IBS性能。此頻率范圍是系統(tǒng)主時鐘的兩倍（在本例中為 2949.12 MHz × 2 = 5898.24 MHz）。在此頻率下，如果應(yīng)用有能力，建議將載波頻率轉(zhuǎn)移到附近更干凈的頻率，然后以數(shù)字（NCO）方式移動基帶頻率以進行補償。例如，偏移載波頻率2 MHz，偏移數(shù)字基帶頻率2 MHz進行補償?；蛘撸绻到y(tǒng)中可能，更改主時鐘頻率以創(chuàng)建干凈的輸出頻率。

如果采用上述更簡單的解決方案（使用HMC832或ADF4351代替HMC7044），則頻率不存在問題！

從圖4可以看出，ADIsimFrequencyPlanner：

準確模擬整數(shù)邊界雜散。

成功優(yōu)化基準源和 PLL/VCO 系統(tǒng)，實現(xiàn)出色的整數(shù)邊界雜散性能。

這使得某個范圍內(nèi)的更多通道可用，因此在昂貴的頻譜中增加了物有所值。

非?？焖俚啬M寬頻率范圍系統(tǒng)。手動該過程可能需要數(shù)天甚至數(shù)周。在ADIsimFrequencyPlanner中，上述6000步仿真只需不到一分鐘的時間。

審核編輯：郭婷