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HDL 設(shè)計(jì)

具有非常高的資源利用率和頻率要求的設(shè)計(jì)要獲得可重復(fù)的結(jié)果是一件最具挑戰(zhàn)性的事情，但是它們也是最需要可重復(fù)結(jié)果的設(shè)計(jì)。獲得可重復(fù)結(jié)果的第一步是良好的設(shè)計(jì)實(shí)現(xiàn)（RTL）。已經(jīng)有幾篇關(guān)于這個(gè)主題的論文，但本文有一些重點(diǎn)和一般建議。

HDL 修改

通常，HDL 修改是解決時(shí)序問(wèn)題的最佳方法。如果兩條不同的路徑需要相同的資源（邏輯組件或布線）來(lái)滿(mǎn)足時(shí)序要求，那么其中一條路徑將失敗。如果修改 HDL 以使時(shí)序更容易滿(mǎn)足，那么這將不是問(wèn)題。

良好的層次邊界

遵循良好的分層邊界設(shè)計(jì)有助于邏輯整合，這有助于在進(jìn)行設(shè)計(jì)更改時(shí)保持可重復(fù)的結(jié)果。需要遵循的幾條規(guī)則包括：

將需要優(yōu)化、實(shí)現(xiàn)和驗(yàn)證的邏輯放在同一個(gè)層次結(jié)構(gòu)中

寄存模塊的輸入和輸出，這包括了模塊內(nèi)的時(shí)序路徑

將需要打包到更大 FPGA 資源（例如 Block RAM 或 DSP）中的所有邏輯保持在同一層次結(jié)構(gòu)中

邏輯級(jí)數(shù)

LUT 邏輯級(jí)別過(guò)多的設(shè)計(jì)很難獲得可重復(fù)的結(jié)果。通常，問(wèn)題不是 LUT 延遲，而是 LUT 之間的布線延遲。這在設(shè)計(jì)的高性能領(lǐng)域極為重要。以下是太多邏輯級(jí)別的一些常見(jiàn)來(lái)源：

大型的 if/else 結(jié)構(gòu)

大型 case結(jié)構(gòu) — 適當(dāng)使用“full_case”和“parallel_case”Verilog 指令來(lái)優(yōu)化邏輯較少的 case 語(yǔ)句，這通?？梢詼p少邏輯級(jí)數(shù)

多路復(fù)用器/解碼器——大型多路復(fù)用器/解碼器會(huì)造成路由擁塞，從而導(dǎo)致不可重復(fù)的結(jié)果。多級(jí)寄存多路復(fù)用器/解碼器路徑可以幫助解決此問(wèn)題

加法器——使用加法器鏈而不是加法器樹(shù)。加法器鏈提高了性能，同時(shí)降低了設(shè)備利用率和功耗。（但是，它們確實(shí)在設(shè)計(jì)中引入了延遲。）

有關(guān)編碼最佳實(shí)現(xiàn)的更多信息，請(qǐng)參閱 WP231, HDL Coding Prac tices to Accelerate Design Perf ormance

復(fù)位和其他控制信號(hào)

復(fù)位的選擇會(huì)影響設(shè)計(jì)的性能、面積和功耗。上電時(shí)電路初始化不需要全局復(fù)位，但全局復(fù)位會(huì)對(duì)設(shè)計(jì)中可使用的資源類(lèi)型產(chǎn)生重大影響。例如：

如果 HDL 中存在全局復(fù)位，則無(wú)法推斷移位寄存器 (SRL)。一個(gè)移位寄存器與十個(gè)寄存器相比，會(huì)產(chǎn)生更多可重復(fù)的結(jié)果。

DSP 和 Block RAM 寄存器僅包含同步復(fù)位。如果代碼中使用了異步復(fù)位，這些寄存器就不能使用，強(qiáng)制使用CLB寄存器。如果將寄存器打包到 DSP 和/或塊 RAM 中，則相同的結(jié)果更易于維護(hù)。

在通用邏輯上使用同步復(fù)位可能會(huì)降低邏輯級(jí)數(shù)。slice里的寄存器可以有異步或同步復(fù)位。如果設(shè)計(jì)使用同步復(fù)位，則同步設(shè)置可供組合邏輯使用。這可以減少一級(jí)邏輯級(jí)數(shù)

控制集由一組獨(dú)特的時(shí)鐘、時(shí)鐘使能、設(shè)置、復(fù)位組成，在分布式 RAM 的情況下，還包括寫(xiě)使能信號(hào)。控制集信息很重要，因?yàn)榧拇嫫鞅仨毠蚕硐嗤目刂萍拍艽虬谕籗LICE中。這會(huì)影響SLICE利用率，產(chǎn)生可重復(fù)的結(jié)果問(wèn)題。

有關(guān)復(fù)位的更多信息，請(qǐng)參閱 WP272, Get Smart About Reset: Think Local, Not Global

有關(guān)控制集的更多信息，請(qǐng)參閱 WP309，Targeting and Retargeting Guide for Spartan-6 FPGA

了解 FPGA 資源

了解可用的 FPGA 資源以及何時(shí)如何使用它們非常重要。通常，有綜合指令來(lái)定義應(yīng)該使用哪些資源。

Block RAM — 最適合深存儲(chǔ)器要求。

分布式 RAM — 適用于寬總線，尤其是在高速數(shù)據(jù)由區(qū)域時(shí)鐘提供時(shí)鐘的情況下。

RAM 控制信號(hào) — 塊 RAM 和分布式 RAM 都可能存在控制信號(hào)扇出較大的問(wèn)題。復(fù)制控制信號(hào)并使用布局規(guī)劃技術(shù)將具有相同信號(hào)的模塊保持在一起有助于保持可重復(fù)的結(jié)果。

移位寄存器——SRL 可以降低設(shè)計(jì)的利用率，這有助于實(shí)現(xiàn)可重復(fù)性。有幾個(gè)性能問(wèn)題需要牢記：

SRL 的時(shí)鐘輸出比 FF 的時(shí)鐘輸出慢；因此，使用 FF 作為移位寄存器的最后一級(jí)是有用的。大多數(shù)綜合工具會(huì)自動(dòng)執(zhí)行此操作，但如果涉及移位寄存器的路徑存在問(wèn)題，最好確認(rèn)最后一級(jí)是寄存器。

在 SRL 前面有一個(gè) FF 為布局器提供了更多選擇來(lái)滿(mǎn)足時(shí)序要求，從而保持結(jié)果。同樣，大多數(shù)綜合工具會(huì)自動(dòng)執(zhí)行此操作，但如果涉及移位寄存器的路徑存在問(wèn)題，最好確認(rèn)第一階段是寄存器。

寄存器 — FPGA 有許多寄存器，使流水線成為提高性能的有用技術(shù)。在多個(gè)流水線觸發(fā)器上禁用 SRL 推斷非常重要。

有關(guān) Block RAM 的更多信息，請(qǐng)參見(jiàn) WP231, HDL Coding Practices to Accelerate Design Performance

有關(guān)移位寄存器的更多信息，請(qǐng)參見(jiàn) WP271, Saving Costs with the SRL16E

時(shí)鐘域問(wèn)題

必須正確約束跨不相關(guān)時(shí)鐘域的路徑。來(lái)自同一源時(shí)鐘（例如 DCM）的時(shí)鐘由工具自動(dòng)關(guān)聯(lián)。PERIOD 約束也可以關(guān)聯(lián)外部時(shí)鐘。

未在設(shè)備內(nèi)部創(chuàng)建的不相關(guān)時(shí)鐘需要特別考慮。默認(rèn)情況下，這些時(shí)鐘不受工具限制。如果有特殊的時(shí)序考慮，則需要使用 FROM:TO 約束來(lái)正確約束路徑。DATAPATHONLY 關(guān)鍵字告訴工具不要在方程式中包含時(shí)鐘偏差。

有關(guān)詳細(xì)信息，請(qǐng)參閱中的“異步時(shí)鐘域”部分UG625, Constraints Guide，或WP257, What Are PERIOD Constraints?

確保不發(fā)生競(jìng)爭(zhēng)條件也很重要。當(dāng)從一個(gè)時(shí)鐘域跨越到另一個(gè)時(shí)鐘域時(shí)，可以使用 FIFO。如果條件不允許，則應(yīng)僅對(duì)一個(gè)控制信號(hào)進(jìn)行雙同步，并且該控制信號(hào)應(yīng)在接收時(shí)鐘域中用于接收其他信號(hào)。

高扇出信號(hào)

通常，高扇出信號(hào)可能是設(shè)計(jì)中的門(mén)控因素。盡管大多數(shù)綜合工具都有扇出控制，但建議在 HDL 中復(fù)制這些信號(hào)以獲得更多可重復(fù)的結(jié)果。這需要與指令相結(jié)合，以確保合成工具不會(huì)刪除重復(fù)項(xiàng)。如果高扇出信號(hào)在頂層邏輯中，一種方法是復(fù)制該信號(hào)，然后用單獨(dú)的信號(hào)驅(qū)動(dòng)每個(gè)頂層模塊。

如果綜合工具扇出控制沒(méi)有給出期望的結(jié)果，并且修改 HDL 不合適，那么在 MAP 中使用寄存器復(fù)制以及最大扇出約束通常會(huì)比綜合做出更好的寄存器復(fù)制選擇。有關(guān)詳細(xì)信息，請(qǐng)參閱 MAX_FANOUT UG625, Constraints Guide。

信號(hào)名稱(chēng)

作為一般調(diào)試問(wèn)題，如果信號(hào)名稱(chēng)在跨層次結(jié)構(gòu)時(shí)保持不變，則更容易跟蹤問(wèn)題路徑。如果名稱(chēng)不斷更改，則很難在時(shí)序報(bào)告和其他調(diào)試輸出中跟蹤。將信號(hào)方向放在所有模塊或?qū)嶓w的端口定義上也很有幫助。

綜合優(yōu)化

綜合對(duì)可重復(fù)的結(jié)果有很大的影響。如果綜合輸出的網(wǎng)表不是最優(yōu)的，那么實(shí)現(xiàn)工具就不可能有理想的條件?？梢允褂枚喾N綜合技術(shù)來(lái)幫助改進(jìn)實(shí)現(xiàn)結(jié)果：

運(yùn)行綜合時(shí)使用時(shí)序約束。在綜合期間過(guò)度約束是很常見(jiàn)的，然后放寬Vivado工具中的時(shí)序約束。這使得綜合工具更加工作，減輕了實(shí)現(xiàn)工具的負(fù)擔(dān)。

使用綜合工具的時(shí)序報(bào)告。如果一條路徑在綜合和實(shí)現(xiàn)中的時(shí)序失敗，修改 HDL 或綜合選項(xiàng)以滿(mǎn)足綜合后的時(shí)序。這可以節(jié)省實(shí)施運(yùn)行期間的時(shí)間。

在實(shí)施工具中獲得可重復(fù)結(jié)果的最佳方法是綜合過(guò)程中的可重復(fù)結(jié)果。大多數(shù)綜合工具支持自下而上的流程，為頂層設(shè)計(jì)和每個(gè)較低層模塊提供單獨(dú)的綜合項(xiàng)目。用戶(hù)可以根據(jù) HDL 變化控制更新哪個(gè)網(wǎng)表。

大多數(shù)綜合工具都有增量流程。

布局

布局規(guī)劃將組件的放置鎖定到特定位置或范圍。這減少了放置的可變性，增加了設(shè)計(jì)的可重復(fù)性。更好的性能幾乎總是可以通過(guò)布局規(guī)劃和/或使用位置約束來(lái)獲得。也就是說(shuō)，糟糕的布局或糟糕的位置限制可能會(huì)導(dǎo)致無(wú)法滿(mǎn)足時(shí)序要求。布局在某種程度上是一門(mén)藝術(shù)，需要對(duì)工具和設(shè)計(jì)有深入的了解。符合時(shí)序的實(shí)現(xiàn)結(jié)果可用作創(chuàng)建良好布局的指南。有幾個(gè)不同的布局層級(jí)：

Pinout Selection

Area Group Floorplanning

Locating Core Blocks

Locating the Entire Module

Locating the Critical Path

引腳選擇

如果主要根據(jù)電路板要求選擇引腳，F(xiàn)PGA 實(shí)現(xiàn)工具可能很難保持可重復(fù)的結(jié)果。以下建議有助于實(shí)現(xiàn)可重復(fù)性：

注意數(shù)據(jù)流向。例如，數(shù)據(jù)可以從中心 I/O 傳輸?shù)絺?cè) I/O。

將所有與總線相關(guān)的管腳保持在 FPGA 的同一區(qū)域，以限制控制信號(hào)的布線距離。

I/O 總線控制信號(hào)應(yīng)放置在地址和數(shù)據(jù)總線附近。

要一起優(yōu)化的信號(hào)需要放在一起。

如果電路板布線是更重要的因素，那么I/O 上的流水線寄存器可以通過(guò)更少的引腳來(lái)幫助 FPGA 布線。

區(qū)域組布局

區(qū)域組布局規(guī)劃很容易做到，但它經(jīng)常被誤用，造成糟糕的布局規(guī)劃，產(chǎn)生的問(wèn)題反而多于解決的問(wèn)題。良好布局的一些一般準(zhǔn)則包括：

保持所有區(qū)域組的利用率相似。例如，不要一個(gè)利用率在 60%，另一個(gè)則在 99%。

不要使用重疊區(qū)域組。一個(gè)例外是，如果兩個(gè)不同的區(qū)域組有一些邏輯元素需要放在一起，則可以接受一兩行或兩列 CLB 的重疊。然后，用戶(hù)負(fù)責(zé)確保有足夠的資源用于兩個(gè)區(qū)域組約束。如果設(shè)計(jì)中有兩個(gè)不同的邏輯部分需要位于同一物理位置，請(qǐng)將這兩個(gè)邏輯部分放入同一區(qū)域組。

一級(jí)嵌套通常是可以接受的。如果較大區(qū)域組的一小部分需要位于狹窄區(qū)域中，這可能是必要的。

布局只是設(shè)計(jì)的關(guān)鍵部分。

連接到固定資源（例如，I/O、收發(fā)器或處理器塊）的邏輯可能會(huì)受益于布局。

使用良好實(shí)現(xiàn)運(yùn)行的結(jié)果作為確定布局或時(shí)序問(wèn)題的指南。PlanAhead 軟件和時(shí)序分析器等工具可以幫助可視化解決問(wèn)題。

盡量減少用于每個(gè)全局時(shí)鐘的區(qū)域數(shù)量以及每個(gè)區(qū)域中的時(shí)鐘數(shù)量（區(qū)域和全局），這通常很有幫助。如果要向時(shí)鐘區(qū)域添加更多邏輯，請(qǐng)不要過(guò)度約束并應(yīng)該相應(yīng)計(jì)劃。當(dāng)一個(gè)時(shí)鐘區(qū)域中的所有時(shí)鐘都被使用時(shí)，很難找到一個(gè)有效的布局。使用 PlanAhead 軟件的捕捉時(shí)鐘區(qū)域的能力可以使布局規(guī)劃更容易。對(duì)于具有 10 多個(gè)全局時(shí)鐘的 Virtex FPGA 設(shè)計(jì)，當(dāng)前實(shí)現(xiàn)中使用的時(shí)鐘區(qū)域位于 .map 報(bào)告文件中。UCF 約束也包含在此文件中。

有關(guān)區(qū)域組布局規(guī)劃的更多信息，請(qǐng)參閱UG632, PlanAhead User Guide 和UG633, Floorplanning Methodology Guide。

Locating Core Blocks

通常，定位核心組件，例如 BRAM、FIFO、DSP、DCM 和全局時(shí)鐘資源有助于實(shí)現(xiàn)可重復(fù)性。最好通過(guò)查看良好的布局并使用設(shè)計(jì)知識(shí)來(lái)驗(yàn)證這些是處于良好的位置來(lái)完成。在定位這些BRAM、FIFO 和 DSP 組件時(shí)，應(yīng)考慮控制信號(hào)和數(shù)據(jù)流向（總線對(duì)齊）。在 .map 報(bào)告文件中可以找到用于定位現(xiàn)有設(shè)計(jì)的時(shí)鐘區(qū)域的約束。保持相同的時(shí)鐘區(qū)域可防止布局器更改時(shí)鐘區(qū)域劃分，這可能會(huì)改變?cè)O(shè)計(jì)的布局規(guī)劃。使用 reportgen -clock_regions design.ncd 創(chuàng)建報(bào)告。

定位整個(gè)模塊

PlanAhead 軟件能夠鎖定關(guān)鍵模塊上的所有布局信息。下次運(yùn)行時(shí)，布局相同，但不保存布線信息。有關(guān) PlanAhead 軟件中位置約束的更多信息，請(qǐng)參見(jiàn) UG632，PlanAhead User Guide.

定位關(guān)鍵路徑

如果鎖定整個(gè)模塊是多余的，則可以在 PlanAhead 軟件中鎖定關(guān)鍵路徑。這種技術(shù)應(yīng)該以非常有限的方式使用。如果存在導(dǎo)致大多數(shù)問(wèn)題的特定路徑，則最好通過(guò)更改 HDL 來(lái)解決時(shí)序問(wèn)題。如果這是不可能的，有限使用定位特定時(shí)序路徑可能會(huì)有所幫助。

實(shí)現(xiàn)選項(xiàng)

實(shí)現(xiàn)工具中的幾個(gè)選項(xiàng)提高了可重復(fù)性。以下是一些有助于保持可重復(fù)結(jié)果的一般準(zhǔn)則：

使用分區(qū)的設(shè)計(jì)保留是保留實(shí)現(xiàn)的最佳方法，但它并不適合所有設(shè)計(jì)，而且它確實(shí)有 HDL 設(shè)計(jì)要求。

SmartGuide 技術(shù)是保持可重復(fù)結(jié)果的另一種選擇。這最適用于沒(méi)有推動(dòng)絕對(duì)最大 QoR 或利用率的設(shè)計(jì)。

如果設(shè)計(jì)保留或 SmartGuide 技術(shù)不適合設(shè)計(jì)，則使用 SmartXplorer 或 PlanAhead 軟件策略來(lái)保持時(shí)序。

對(duì)于具有高 QoR 要求的設(shè)計(jì)，有高級(jí)實(shí)現(xiàn)選項(xiàng)可幫助保持時(shí)序。

管理利用率是保持可重復(fù)結(jié)果的關(guān)鍵。

在整個(gè)設(shè)計(jì)階段保持相同的軟件版本有助于實(shí)現(xiàn)可重復(fù)的結(jié)果

設(shè)計(jì)保留

設(shè)計(jì)保留流程使用分區(qū)。這是保證可重復(fù)結(jié)果的唯一方法。設(shè)計(jì)保留的主要目標(biāo)是實(shí)現(xiàn)一致的模塊性能，以減少時(shí)序收斂階段的時(shí)間量。它還要求用戶(hù)對(duì)遵循良好的設(shè)計(jì)實(shí)踐做出最大的承諾。

分區(qū)保留先前已實(shí)現(xiàn)的設(shè)計(jì)的未更改部分。如果分區(qū)的網(wǎng)表未更改，則實(shí)現(xiàn)工具使用“復(fù)制粘貼”過(guò)程來(lái)保證保留該分區(qū)的實(shí)現(xiàn)數(shù)據(jù)。通過(guò)保留實(shí)現(xiàn)結(jié)果，分區(qū)可以在不影響設(shè)計(jì)的保留部分的情況下實(shí)現(xiàn)設(shè)計(jì)的修改部分。在 12.1 和未來(lái)版本中，PlanAhead 軟件和命令行工具支持設(shè)計(jì)保留。

有關(guān)設(shè)計(jì)保留的更多信息，請(qǐng)參閱 WP362，Repeatable Results with Design Preservation，以及 UG748，Hierarchical Design Methodology Guide.

SmartGuide 技術(shù)

SmartGuide 技術(shù)在運(yùn)行實(shí)現(xiàn)時(shí)使用之前的實(shí)現(xiàn)結(jié)果作為起點(diǎn)。SmartGuide 技術(shù)的主要目標(biāo)是減少運(yùn)行時(shí)間?？梢砸苿?dòng)引導(dǎo)布局和/或布線，以便對(duì)設(shè)計(jì)進(jìn)行布線或滿(mǎn)足時(shí)序要求。SmartGuide 技術(shù)最適用于不試圖突破 QoR 或利用率限制的設(shè)計(jì)。

在以前版本的工具中，有一個(gè)精確指南和一個(gè)杠桿指南。通常，精確的指導(dǎo)方法會(huì)導(dǎo)致設(shè)計(jì)無(wú)法路由。如果需要精確保存，則建議的流程是設(shè)計(jì)保存。杠桿式指南已被 SmartGuide 技術(shù)取代。

經(jīng)常有人問(wèn)是否應(yīng)該使用 SmartGuide 技術(shù)或分區(qū)。答案取決于設(shè)計(jì)師在設(shè)計(jì)流程中的位置。在進(jìn)行小的設(shè)計(jì)更改時(shí)，應(yīng)在設(shè)計(jì)周期結(jié)束時(shí)使用 SmartGuide 技術(shù)。使用此流程，很容易看出提議的更改是否適用于設(shè)計(jì)。分區(qū)需要更大的承諾來(lái)遵循良好的設(shè)計(jì)層次結(jié)構(gòu)規(guī)則。應(yīng)在何時(shí)決定使用分區(qū)的設(shè)計(jì)保存流程開(kāi)始組織HDL。此規(guī)則的一個(gè)例外是當(dāng)設(shè)計(jì)已經(jīng)遵循分區(qū)的分層規(guī)則時(shí)。

有關(guān)詳細(xì)信息，請(qǐng)參閱設(shè)計(jì)注意事項(xiàng)章節(jié) UG626, Synthesis and Simulation Design Guide。

SmartXplorer

SmartXplorer 和 PlanAhead 軟件是有助于實(shí)現(xiàn)時(shí)序收斂的工具。這兩種工具都運(yùn)行不同的實(shí)現(xiàn)選項(xiàng)集，以找到最適合設(shè)計(jì)的方案。然后可以使用這些結(jié)果來(lái)查看哪些布局往往具有更好的時(shí)序結(jié)果。然后可以使用這些布局結(jié)果來(lái)創(chuàng)建良好的區(qū)域組布局規(guī)劃。不同的結(jié)果也可能指向設(shè)計(jì)問(wèn)題。如果同一路徑在所有運(yùn)行中都失敗，則更改 HDL 以消除時(shí)序問(wèn)題是有益的。

SmartXplorer（Variability Passes）和 PlanAhead 軟件的另一個(gè)很好的用途是使用不同的成本表運(yùn)行多個(gè)實(shí)施。成本表會(huì)影響設(shè)計(jì)的初始布局。通常，不同的起點(diǎn)允許處于滿(mǎn)足時(shí)序邊緣的設(shè)計(jì)滿(mǎn)足時(shí)序。運(yùn)行前十個(gè)成本表通常就足夠了。一旦找到一個(gè)好的成本表，它通?？梢杂糜诙啻卧O(shè)計(jì)迭代。當(dāng)它不再工作時(shí)，用戶(hù)需要搜索一個(gè)新的。SmartXplorer 還支持 XST 綜合的不同選項(xiàng)。應(yīng)該使用這種方法找到用戶(hù)設(shè)計(jì)的最佳綜合選項(xiàng)。

有關(guān)這兩種工具的詳細(xì)信息，請(qǐng)參閱 WP287, Timing Closure Exploration Tools with SmartXplorer and PlanAhead Tools.

高級(jí)實(shí)施選項(xiàng)

在設(shè)計(jì)之初，建議對(duì) MAP 和 PAR 使用默認(rèn)的嘗試。一開(kāi)始使用過(guò)多的高級(jí)選項(xiàng)會(huì)隱藏時(shí)序問(wèn)題，而修改 HDL 可以最好地解決這個(gè)問(wèn)題。當(dāng)設(shè)備利用率增加時(shí)，工具越來(lái)越難以收斂到符合時(shí)序的解決方案。如果使用默認(rèn)選項(xiàng)，則可以使用更高工作量的選項(xiàng)來(lái)獲得設(shè)計(jì)流程后期的最后幾皮秒時(shí)序，從而保持時(shí)序結(jié)果。有關(guān)實(shí)施選項(xiàng)的更多信息，請(qǐng)參見(jiàn) UG628,Command Line Tools User Guide.

管理利用率

LUTS/FFS 利用率低 (<25%) 或 LUTS/FFS 利用率高 (>75%) 的設(shè)計(jì)可能難以一致地布局和布線。對(duì)于利用率高的設(shè)計(jì)，請(qǐng)查看slice控制集、復(fù)位（FPGA 通常不需要同步復(fù)位/設(shè)置）、邏輯使用率高于預(yù)期的模塊（在 PlanAhead 中很容易完成），或者是否正在發(fā)生 SRL/DSP48 推理。

高利用率的另一面是低利用率。對(duì)于所有組件類(lèi)型的利用率為 25% 或更少的設(shè)計(jì)，低利用率算法會(huì)生效并保持組件緊密放置。但是，如果 I/O 利用率超過(guò) 25%，則實(shí)施工具可以分散設(shè)計(jì)，以便將邏輯保持在 I/O 附近。仔細(xì)放置 I/O 和使用區(qū)域組可以最大限度地減少此問(wèn)題。

軟件版本

盡量在時(shí)序收斂階段使用同一版本的綜合軟件。因?yàn)椴煌姹镜能浖赡軐?duì)時(shí)序收斂的算法并不一致。

結(jié)論

有很多種方法來(lái)實(shí)現(xiàn)設(shè)計(jì)的可重復(fù)性。最好的方法是保持合理高效的HDL設(shè)計(jì)準(zhǔn)則，且通過(guò)修改HDL的方式來(lái)對(duì)時(shí)序收斂。如果這種方法無(wú)法實(shí)現(xiàn)可重復(fù)性，則可以通過(guò)使用綜合、實(shí)現(xiàn)、布局策略來(lái)實(shí)現(xiàn)。設(shè)計(jì)保留使用分區(qū)來(lái)保證數(shù)據(jù)流。SmartXplorer是一種使用之前實(shí)現(xiàn)結(jié)果的技術(shù)。如果一個(gè)設(shè)計(jì)的資源使用率非常高且有很高的質(zhì)量要求，那么最好的方法可能是通過(guò) PlanAhead 或者SmartXplorer軟件以設(shè)定不同的布局和實(shí)現(xiàn)選項(xiàng)來(lái)實(shí)現(xiàn)單一的扁平化設(shè)計(jì)。

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評(píng)論

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