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      關(guān)于FPGA中鎖存器的生成：if語句和case語句的完整性影響

      FPGA設(shè)計論壇 ? 來源：未知 ? 2023-02-09 21:05 ? 次閱讀
      鎖存器（Latch）是數(shù)字邏輯電路中很重要的一種基本電路，常見的鎖存器包括三個端口：數(shù)據(jù)輸入口、數(shù)據(jù)輸出口、使能端。當(dāng)使能端為高電平時，輸入口的數(shù)據(jù)直接送到輸出口，此時輸入輸出口可以看成是直接連通的；當(dāng)使能端為低電平時，輸出口的數(shù)據(jù)保持之前的數(shù)據(jù)不變，無論輸入口的數(shù)據(jù)怎么變化，輸出都保持不變，就是把原來的狀態(tài)鎖存下來了（所以才叫鎖存器）。鎖存器與觸發(fā)器的區(qū)別在于：**鎖存器是電平觸發(fā)，而觸發(fā)器是邊沿觸發(fā)。**鎖存器在不鎖存數(shù)據(jù)時，輸出隨輸入變化；但一旦數(shù)據(jù)鎖存時，輸入對輸出不產(chǎn)生任何影響。

      數(shù)字電路設(shè)計中，不規(guī)范的描述語言，往往會產(chǎn)生意想不到的鎖存器，導(dǎo)致綜合出的數(shù)字電路出現(xiàn)邏輯錯誤。

      在數(shù)字電路中，產(chǎn)生意外的鎖存器的情況一般有以下兩種：

      1、if…else…語句結(jié)構(gòu)中沒有else

      是不是在所有情況下，只要if后邊沒有else就會產(chǎn)生鎖存器呢？

      (1)缺少else時，先看時序電路代碼和RTL圖：

      沒有else時，再看組合邏輯電路代碼和RTL圖：


      小結(jié)：
      （1）缺少else時，時序電路的RTL圖生成的是一個FDRE，即D型觸發(fā)器，沒有生成鎖存器。
      （2）缺少else時，組合邏輯電路的RTL圖中生成了一個LDCE，即帶異步復(fù)位的鎖存器 。

      (2) if…else…完整時，先看時序電路代碼和RTL圖：

      再看組合邏輯電路代碼和RTL圖：

      小結(jié)：
      （1）if…else,結(jié)構(gòu)完整時，時序電路的RTL圖生成的還是一個FDRE，即D型觸發(fā)器，與沒有else時結(jié)果一樣。
      （2）if…else,結(jié)構(gòu)完整時，組合邏輯電路的RTL圖中生成了一個LUT2，即查找表，不再生成鎖存器了 。
      結(jié)論：
      在時序電路中，if…else…結(jié)構(gòu)完整與否對是否生成鎖存器沒有關(guān)系
      在組合邏輯電路中，if…else…結(jié)構(gòu)完整與否，直接影響組合邏輯電路是否生成鎖存器。
      在組合邏輯電路中，if…else…結(jié)構(gòu)不完整時會導(dǎo)致電路生成不必要的鎖存器，可能會導(dǎo)致綜合出的組合邏輯電路的邏輯是錯誤的。

      2、case結(jié)構(gòu)中的分支沒有包含所有情況且沒有default語句、
      此種情況經(jīng)測試，與if…else…結(jié)構(gòu)是否完整的結(jié)果是一樣的。此處就省略去一萬個字了。

      因此，在設(shè)計組合邏輯電路時，要注意將 if…else… 結(jié)構(gòu)中的else寫完整，case結(jié)構(gòu)中一定要加上default語句，這樣可以減少綜合出鎖存器的可能性。





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      原文標(biāo)題：關(guān)于FPGA中鎖存器的生成：if語句和case語句的完整性影響

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