如何使用EDA中的3DIC Compiler實(shí)現(xiàn)3DIC系統(tǒng)頂層的創(chuàng)建管理

前言

HPC、AI、數(shù)據(jù)中心以及汽車自動(dòng)化等應(yīng)用對(duì)于高效能和高性能算力需求持續(xù)增長(zhǎng)，單芯片系統(tǒng)實(shí)現(xiàn)方案從設(shè)計(jì)、實(shí)現(xiàn)、生產(chǎn)制造、可靠性等各個(gè)方面都遇到了嚴(yán)峻的技術(shù)挑戰(zhàn)。三維異構(gòu)集成的3DIC chiplet設(shè)計(jì)，通過(guò)水平和垂直方向上的多芯片集成堆疊，使得芯片系統(tǒng)在性能、面積/體積、功耗、生產(chǎn)工藝、良率、成本、市場(chǎng)等諸多因素中獲得最佳平衡，經(jīng)過(guò)十多年的發(fā)展目前已逐漸成為后摩爾時(shí)代新的技術(shù)趨勢(shì)。

3DIC異構(gòu)集成設(shè)計(jì)分析全流程EDA平臺(tái)簡(jiǎn)介

芯和3DIC異構(gòu)集成設(shè)計(jì)分析全流程是一個(gè)適用于2.5D/3D系統(tǒng)級(jí)協(xié)同設(shè)計(jì)的統(tǒng)一平臺(tái)。從架構(gòu)規(guī)劃、設(shè)計(jì)創(chuàng)建、物理實(shí)現(xiàn)，到分析驗(yàn)證和系統(tǒng)簽核，它是一個(gè)高度集成、可擴(kuò)展的平臺(tái)，具有靈活高效的工作流程環(huán)境，支持超大容量的系統(tǒng)級(jí)設(shè)計(jì)管理、架構(gòu)探索和自動(dòng)化布局布線，支持2D/3D交互式可視操作模式，同時(shí)集成了業(yè)界可信的golden簽核級(jí)分析工具，助力于實(shí)現(xiàn)產(chǎn)品最佳PPAC目標(biāo)。

3DIC系統(tǒng)頂層的創(chuàng)建管理

在系統(tǒng)架構(gòu)方面，與傳統(tǒng)的2D架構(gòu)不同，3DIC系統(tǒng)需要建立一個(gè)頂層結(jié)構(gòu)來(lái)進(jìn)行系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)和管理，管理來(lái)自于不同fab、不同工藝的不同設(shè)計(jì)庫(kù)，基于系統(tǒng)頂層來(lái)實(shí)現(xiàn)系統(tǒng)級(jí)的邏輯互連的定義，多芯片布局，以及系統(tǒng)級(jí)的各類仿真、分析、驗(yàn)證工作等。

本文主要介紹如何使用該EDA平臺(tái)中的3DIC Compiler便捷高效地實(shí)現(xiàn)3DIC系統(tǒng)頂層的創(chuàng)建管理。

1. Die Design創(chuàng)建

圖 1

3DIC系統(tǒng)架構(gòu)

topdie/socdie Die原型創(chuàng)建：使用基本輸入（Die的尺寸、工藝文件、I/O信息）開(kāi)始創(chuàng)建新設(shè)計(jì)：

1)在菜單欄選中Task->Die Modeling，如圖2所示，在設(shè)計(jì)流程任務(wù)列表中選擇所需操作按序執(zhí)行。通過(guò)Create Library -> Create Die Block完成工藝文件的導(dǎo)入和Die尺寸的設(shè)置。GUI 操作同步顯示對(duì)應(yīng)的腳本命令行，可通過(guò)界面Script按鈕導(dǎo)出文本。

圖 2

創(chuàng)建Die Design流程

2)讀取I/O物理信息。工程師可以讀取已有的DEF、MDXF、CSV文件，也可以采用3DIC Compiler創(chuàng)建Bump/TSV。其中，CSV文件中提供Bump實(shí)例名稱、Bump坐標(biāo)以及互連的端口和網(wǎng)絡(luò)，如圖3所示。在讀取CSV數(shù)據(jù)之后，Bump的物理和邏輯信息，包括P/G的net和port等都可以在Die design中完成創(chuàng)建。

圖 3

CSV文件格式

2. basedie/interposer Design創(chuàng)建

basedie/interposer design Library的創(chuàng)建流程參考topdie/socdie Die。完成Library的創(chuàng)建以后，下一步是網(wǎng)表的導(dǎo)入。對(duì)于初始網(wǎng)表，工程師根據(jù)不同的設(shè)計(jì)需求，可以采用2種網(wǎng)表格式：

1)空白網(wǎng)表：網(wǎng)表中不包含端口或邏輯連接，所有Die-to-Die以及Die-to-Package的互聯(lián)關(guān)系都是在系統(tǒng)頂層指定的。工具通過(guò)分析連接關(guān)系自動(dòng)追溯創(chuàng)建basedie/interposer的網(wǎng)表：插入interposer/basedie到package的端口、Die到package feedthrough信號(hào)通路、D2D連接。

2)包含部分或者全部互連關(guān)系的網(wǎng)表：例如連接package的端口，如圖4所示。

圖 4

basedie design定義部分互連關(guān)系的網(wǎng)表示例

3. 3DIC系統(tǒng)頂層網(wǎng)表的定義

3DIC Compiler采用虛擬系統(tǒng)頂層定義進(jìn)行系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)和管理，其中包含多芯片系統(tǒng)的所有實(shí)例和互連，本身并不會(huì)產(chǎn)生用于生產(chǎn)制造的實(shí)際GDS。它的網(wǎng)表是一個(gè)層次化網(wǎng)表，對(duì)D2D互連線、Die到package feedthrough互連端口等進(jìn)行完整定義。

1)basedie/interposer design初始網(wǎng)表為空時(shí)，系統(tǒng)頂層網(wǎng)表中D2D、D2Package feedthrough互連端口定義如圖5所示：

圖 5

top-level design網(wǎng)表示例

2)basedie/interposer design初始網(wǎng)表定義了package的端口時(shí)，系統(tǒng)頂層網(wǎng)表中D2D、D2Package feedthrough互連端口定義如圖6所示：

圖 6

top-level design網(wǎng)表示例

注意：當(dāng)網(wǎng)表中含有D2D、D2Package bus總線互連的定義時(shí)，需要注意bit的定義順序。比如本案例中，需要滿足topdie port sd[8:0]與basedie port top2base_0_sd[8:0]同樣比特的互連時(shí)，必須滿足design創(chuàng)建bus port/net按照同樣的順序:

創(chuàng)建topdie design讀取CSV文件時(shí)read_design_io需要加上option -create_bus_high_to_low，實(shí)現(xiàn)bus net或port按照從高比特到低比特的順序創(chuàng)建；

basedie design網(wǎng)表bus net 按照從高比特到低比特的順序定義；

top-level design網(wǎng)表bus net 按照從高比特到低比特的順序定義；

當(dāng)然，工程師也可以采用design中創(chuàng)建bus port/net都按照從低比特到高比特的順序。

4.3DIC系統(tǒng)布局規(guī)劃

Top-level design Library的創(chuàng)建流程參考topdie/socdie Die。在Task Assistant中選擇Multi-Die Floorplanning，依次選擇所需操作，例如：網(wǎng)表的讀入、3D Die布局、Bump鏡像、Net assign等操作，如圖7所示，實(shí)現(xiàn)3DIC系統(tǒng)布局規(guī)劃。

圖 7

Multi-Die Floorplan流程

其中需要注意的是，當(dāng)通過(guò)鏡像的方式自動(dòng)完成basedie Bumps的創(chuàng)建和對(duì)準(zhǔn)后，要以assign net的方式自動(dòng)追溯D2D、D2Package的各種邏輯互連關(guān)系，實(shí)現(xiàn)basedie的netlist創(chuàng)建。在這個(gè)過(guò)程中，

1)當(dāng)basedie/interposer design初始網(wǎng)表為空時(shí)：工具依據(jù)C4 Bumps和ubumps之間的曼哈頓距離來(lái)選擇C4Bumps，更嚴(yán)格地說(shuō)，工具綜合計(jì)算所有Net長(zhǎng)度，找到設(shè)計(jì)中所有Net的曼哈頓距離的最小總和來(lái)完成D2Package邏輯互連關(guān)系的創(chuàng)建，實(shí)現(xiàn)basedie的netlist創(chuàng)建。如圖8所示。

圖 8

Mirror Bump和assign net 的原理圖

2)當(dāng)basedie/interposer design初始網(wǎng)表定義了package的端口時(shí)：工具自動(dòng)追溯D2D、D2Package的邏輯互連關(guān)系，實(shí)現(xiàn)basedie的netlist創(chuàng)建，如圖9所示。

圖 9

Mirror Bump和assign net 的原理圖

完成以上操作以后，就可以完整實(shí)現(xiàn)系統(tǒng)級(jí)的可視化管理，如圖10所示，基于系統(tǒng)級(jí)頂層結(jié)構(gòu)，可進(jìn)行系統(tǒng)級(jí)的各類仿真、分析、驗(yàn)證工作。

圖 10

系統(tǒng)頂層的2D和3D視圖

5.在頂層設(shè)計(jì)的背景下編輯Die Design

3DIC Compiler的就地編輯(Edit In Place, EIP)功能允許工程師在3D系統(tǒng)頂層設(shè)計(jì)的背景下編輯選定的芯片，而無(wú)需在另一個(gè)窗口中打開(kāi)該Die Design。EIP菜單欄提供了以下選項(xiàng)：

①層次結(jié)構(gòu)

設(shè)置視圖層次，擴(kuò)展cell類型，改變顯示方式，以及設(shè)置打開(kāi)多個(gè)或關(guān)閉多個(gè)層次；

②下推

向下推到一個(gè)選定的block；

③彈出

彈回上一層；

④彈到頂部

彈到最上面的一層。

當(dāng)工程師使用EIP編輯一個(gè)較低層別的Die Design時(shí)，通過(guò)點(diǎn)擊EIP菜單欄上的彈出圖標(biāo)，當(dāng)前的block會(huì)變成所選Die Design的block。在編輯過(guò)程中，被選中的會(huì)被高亮顯示，而其他的Die Design都會(huì)變暗，如圖11所示。使用'f'鍵放大到當(dāng)前選中的block，工程師就可以執(zhí)行編輯操作。另外，請(qǐng)注意，被選中的Die Design保留了頂層設(shè)計(jì)中的方向和旋轉(zhuǎn)角度。

圖 11

就地編輯Die Design

總結(jié)

本文介紹了如何使用3DIC Compiler便捷高效地實(shí)現(xiàn)3DIC系統(tǒng)頂層的創(chuàng)建管理，從Die原型創(chuàng)建開(kāi)始，進(jìn)行Multi-Die Floorplan規(guī)劃，basedie或interposer 以及系統(tǒng)頂層網(wǎng)表定義，基于系統(tǒng)頂層實(shí)現(xiàn)basedie/interposer Bumps自動(dòng)創(chuàng)建和對(duì)準(zhǔn)，以及自動(dòng)追溯D2D、D2Package的各種互連關(guān)系建立邏輯互連，最終實(shí)現(xiàn)3DIC系統(tǒng)頂層的創(chuàng)建管理。其中，可以特別關(guān)注“就地編輯”功能，它能極大地幫助工程師提升多芯片系統(tǒng)設(shè)計(jì)的效率。

審核編輯：劉清