直接看框架圖吧:
直接說重點,任意一個輸入端口輸入的模擬信號同時進(jìn)入ADC芯片的四個核(也可以理解為4個通道),這四個核的時鐘輸入是由內(nèi)部時鐘電路(Clock Circuit)產(chǎn)生的,這四個時鐘之間是什么關(guān)系呢?
首先這四個時鐘頻率一致,都是1.25GHz。
其次,假設(shè)以ADC A這個核的時鐘為坐標(biāo)系(稱之為標(biāo)準(zhǔn)時鐘),那么由上圖易知,ADC B的時鐘輸入為偏移了180°的時鐘,同理,ADC C的輸入時鐘偏移了90°,ADC D的輸入時鐘偏移了270°。
其時序圖如下:
我們分解開來看:
模擬輸入XAI:
基準(zhǔn)時鐘CLK:
將上面的基準(zhǔn)時鐘2分頻,然后各種相位偏移得到如下內(nèi)部采樣時鐘:
可以將上面的內(nèi)部時鐘由上到下編號為clk_a、clk_c、clk_b、clk_d,每個時鐘的上升沿到達(dá)時,都會對輸入模擬數(shù)據(jù)進(jìn)行一次采樣,這樣就相當(dāng)于采樣時鐘的最高頻率為5GHz,多么充分地應(yīng)用了4個核的優(yōu)勢呀!
由完整的時序圖還可以看出clk_a的第一個時鐘上升沿到達(dá)時,核A(ADC A)采樣的數(shù)據(jù)為N,clk_c的第一個時鐘上升沿到達(dá)時,采樣的數(shù)據(jù)為N+1,adc_b的第一個時鐘上升沿到達(dá)時,采樣的數(shù)據(jù)為N+2,adc_d的第一個時鐘上升沿到達(dá)時,采樣的數(shù)據(jù)為N+3,后面依次循環(huán)。
從下面這張圖上也能看出上面的采樣數(shù)據(jù)關(guān)系:
A0...A9就是ADC A采樣得到的數(shù)據(jù);(N)
B0...B9就是ADC B采樣得到的數(shù)據(jù);(N+2)
C0...C9就是ADC C采樣得到的數(shù)據(jù);(N+1)
D0...D9就是ADC D采樣得到的數(shù)據(jù);(N+3)
恰好第一個時鐘時鐘上升沿到達(dá)時,4個核采樣四個數(shù)據(jù)。
同樣,下面就進(jìn)入了數(shù)據(jù)同步環(huán)節(jié):
同步時鐘仍然是基準(zhǔn)時鐘的4分頻,也就是說同步時鐘的頻率是基準(zhǔn)時鐘CLK的1/4。
ADR的第一個時鐘上升沿到達(dá)時,同步數(shù)據(jù)N,之后是同步數(shù)據(jù)N+1,再之后同步數(shù)據(jù)N+2,然后是N+3,ADR、BDR、CDR、以及DDR四個同步時鐘理論上是一致的,時鐘上升沿以及下降沿同時有效。
程序的部分思路如下:
module adc(...); //由于這是一個不完整的程序,所以省略了輸入輸出;
wire syn_clk; //數(shù)據(jù)同步時鐘,這個時鐘一般是由fpga中的IP核產(chǎn)生
wire [9:0] ad_data_a,ad_data_b,ad_data_c,ad_data_d; //adc采樣得到的數(shù)據(jù),對于四通道模式而言,此為A端口輸入模擬信號,采樣得到的數(shù)據(jù)
reg [9:0] ad_data1,ad_data2,ad_data3,ad_data4,ad_data5,ad_data6,ad_data7,ad_data8; //假設(shè)該寄存器變量用于存放adc采樣得到的數(shù)據(jù)
???
審核編輯:劉清
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20190
原文標(biāo)題:解讀ADC采樣芯片(EV10AQ190A)的工作模式(單通道模式)
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