基于EV10AQ190的高速ADC接口設(shè)計

回顧：

今天看了這篇論文，感覺還挺有吸引力，就做了如下的筆記：

如下圖，首先以單通道工作方式為例，回顧一下這款ADC芯片的工作模式：

外部給該ADC芯片提供一個時鐘CLK，頻率為2.5GHz，通過內(nèi)部時鐘電路，2分頻之后的時鐘送到核A（ADC A），相位翻轉(zhuǎn)180°的二分頻時鐘送到核B（ADC B），相位偏移90°的二分頻時鐘送到核C（ADC C），相位偏移270°的二分頻時鐘送到核D（ADC D）。四個ADC核（A、B、C、D）同時工作（同時采樣），工作頻率相當于5GHz。

也可以根據(jù)論文上的描述：

從上面的分析大概也能明白了采樣時鐘的波形是什么樣子的：

描述一下采樣順序就是ADC A采樣的數(shù)據(jù)為第1個，然后ADC C 采樣的數(shù)據(jù)為第2個， ADC B采樣的數(shù)據(jù)為第3個， ADC D采樣的數(shù)據(jù)為第4個，依次循環(huán)。

正如數(shù)據(jù)手冊的描述：

為了簡化定時器的目的，關(guān)于采樣的端口的時間順序是A C B D，因此輸出端口的采樣順序如下：

A: N, N + 4, N + 8, N + 12…

C: N + 1, N + 5, N + 9…

B: N + 2, N + 6, N + 10…

D: N + 3, N + 7, N + 11…

畫個表格更直觀些：

回顧就到這里吧。

基于片同步技術(shù)的高速 ADC 接口

片同步( CHIPSYNC) 是 XILINX 公司命名的一種同步技術(shù)，其本質(zhì)是一種源同步技術(shù)，目的是為FPGA 提供一個高速的源同步數(shù)據(jù)總線接口。它是XILINX 公司在 Virtex － 4 及之后系列 FPGA 上采用的一種技術(shù)，XILINX FPGA 內(nèi)部具有若干全局時鐘緩沖器( BUFG) 和區(qū)域時鐘緩沖器( BUFＲ) ，特別適合做源同步接口。FPGA 片內(nèi)每個 I/O 管腳中集成了一個 64 階的可編程調(diào)節(jié)信號延遲的延時模塊( IODELAY) ，可精確控制信號延時實現(xiàn)采樣時鐘和數(shù)據(jù)相位的動態(tài)調(diào)整，從而確定信號采集的最佳采樣點，實現(xiàn)高速 ADC 接口的可靠、穩(wěn)定工作。

上面說的4GHz的意思是ADC等效的采樣速率，這也就意味著外部輸入時鐘的頻率為2GHz，如此數(shù)據(jù)同步時鐘是外部時鐘的1/4，也就是500MHz。等效采樣速率為4GHz，那么每一個通道的采樣速率就是1GHz，也就是1000MHz，那么EV10AQ190的每一路輸出數(shù)據(jù)速率為1000Mbit/s，且由于該ADC芯片的采樣分辨率為10bit，也就是每個采樣點數(shù)據(jù)為10bit。

4路1000Mbit/s的輸出數(shù)據(jù)經(jīng)過FPGA的接收后，經(jīng)過FPGA內(nèi)部1:4串并轉(zhuǎn)換后，每一路串行數(shù)據(jù)變成4路并行數(shù)據(jù)，那么4路數(shù)據(jù)串行數(shù)據(jù)變成16路并行數(shù)據(jù)，此時并行數(shù)據(jù)的速率為串行的1/4，也就是250Mbit/s，這樣速率就降低了，便于FPGA內(nèi)部處理并和低速的外部存儲器相連。

高速ADC

ADC與FPGA數(shù)據(jù)接口

至于接下來的仿真等，我還實現(xiàn)不了。就記到這里吧，以后積累了經(jīng)驗在回頭看。

審核編輯：湯梓紅