SRIO IP核的三層協(xié)議的作用？

SRIO這種高速串口復(fù)雜就復(fù)雜在它的協(xié)議上，三層協(xié)議：邏輯層，傳輸層以及物理層。

數(shù)據(jù)手冊(cè)會(huì)說(shuō)這三層協(xié)議是干什么的呢？也就是分工（【FPGA】SRIO IP核系統(tǒng)總覽以及端口介紹（一）（User Interfaces 之 I/O Port））：

邏輯層定義整體協(xié)議和數(shù)據(jù)包格式。這是端點(diǎn)啟動(dòng)和完成事務(wù)（transaction）所必需的信息。

傳輸層提供數(shù)據(jù)包從端點(diǎn)移動(dòng)到端點(diǎn)所需的路由信息。

物理層描述了設(shè)備級(jí)接口細(xì)節(jié)，例如數(shù)據(jù)包傳輸機(jī)制，流控制，電氣特性和低級(jí)錯(cuò)誤管理。

這種劃分提供了將新事務(wù)類型添加到邏輯規(guī)范的靈活性，而無(wú)需修改傳輸或物理層規(guī)范。

這種語(yǔ)言層次的描述貌似讓人不太理解說(shuō)了什么？

下面用圖片來(lái)說(shuō)明（ 串行 RapidIO: 高性能嵌入式互連技術(shù)）：

上圖為4通道的SRIO數(shù)據(jù)傳輸原理圖，如果要用單通道的話（FPGA端）在IP核定制的時(shí)候選擇單通道即可。

數(shù)據(jù)從遠(yuǎn)程設(shè)備（假設(shè)為DSP的SRIO端）傳輸過(guò)來(lái)，F(xiàn)PGA端（假設(shè)我們這端為FPGA的SRIO端口）通過(guò)RX接收到串行數(shù)據(jù)，先到達(dá)物理層進(jìn)行時(shí)鐘恢復(fù)，串并轉(zhuǎn)換，之后進(jìn)行8b/10b解碼操作、CRC校驗(yàn)，這一系列的操作都在物理層完成，之后進(jìn)入傳輸層，進(jìn)而到達(dá)邏輯層，我們需要的也是對(duì)邏輯層進(jìn)行操作，對(duì)操作的對(duì)象正是邏輯層上的端口數(shù)據(jù)信息。

數(shù)據(jù)手冊(cè)上說(shuō)了，邏輯層定義了整體協(xié)議和數(shù)據(jù)包格式。

拿邏輯層上的IO口來(lái)說(shuō)，有這樣兩對(duì)信號(hào)，ireq/iresp和treq/tresp；

假設(shè)我們這端是FPGA端，我們接收來(lái)自DSP端的數(shù)據(jù)，那FPGA端就是initiator，而DSP端就是target，這樣的話，我們接收后需要處理的數(shù)據(jù)在FPGA上就是treq/tresp channel上的數(shù)據(jù)。

數(shù)據(jù)的發(fā)送是以包的形式發(fā)送的，而能發(fā)送以及接收到什么的包可以在IP核上定制（FPGA端）。

包的格式：

大概情況是這樣的：

審核編輯 ：李倩