邊沿觸發(fā)器
邊沿觸發(fā)器的特點(diǎn):
在時(shí)鐘為穩(wěn)定的0或1期間,輸入信號(hào)都不能進(jìn)入觸發(fā)器,觸發(fā)器的新狀態(tài)僅決定于時(shí)鐘脈沖有效邊沿到達(dá)前一瞬間以及到達(dá)后極短一段時(shí)間內(nèi)的輸入信號(hào). 邊沿觸發(fā)器具有較好的抗干擾性能。
維持阻塞D觸發(fā)器
(1) 電路結(jié)構(gòu)與邏輯符號(hào)
(2) 工作原理
① 異步清零
② 異步置1
a. CLK=0
b. CLK=1
注意:在該時(shí)刻,D的改變不會(huì)使輸出狀態(tài)變化。
④ 在CLK=1前一瞬間(CLK=0),如加入信號(hào)D=0,則有:
由于M=N=1,所以輸出Q保持不變。
⑤ CLK由0變?yōu)?,在這一短時(shí)間內(nèi),D=0保持不變,則有:
⑥ 在上面的情況下,如D發(fā)生變化,即由0變?yōu)?
由于圖中紅線的作用,電路輸出狀態(tài)保持不變。
⑦ 在CLK=1前一瞬間(CLK=0),如加入信號(hào)D=1,則有:
由于M=N=1,所以輸出Q保持不變。
⑧ CLK由0變?yōu)?,在這一短時(shí)間內(nèi),D=1保持不變,則有:
⑨ CLK由0變?yōu)?,在這一短時(shí)間內(nèi),如D發(fā)生變化,即由1變?yōu)?
由于和M端連接的藍(lán)線的作用,使輸出保持不變
(3) 維持阻塞D觸發(fā)器特性表和工作波形圖
(4)正邊沿 D 觸發(fā)器的 VHDL 描述
2.CMOS邊沿D觸發(fā)器
CMOS邊沿D觸發(fā)器由CMOS傳輸門構(gòu)成,屬主從結(jié)構(gòu),但具有邊沿觸發(fā)器的特點(diǎn)。
(1)電路結(jié)構(gòu)
(2) 工作原理
可見,這種形式的觸發(fā)器屬于上升邊沿觸發(fā)的D觸發(fā)器。
部分常用集成觸發(fā)器
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時(shí)鐘
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邏輯符號(hào)
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觸發(fā)器
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電路結(jié)構(gòu)
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邊沿觸發(fā)器
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