本系列將帶來FPGA的系統(tǒng)性學(xué)習(xí),從最基本的數(shù)字電路基礎(chǔ)開始,最詳細(xì)操作步驟,最直白的言語描述,手把手的“傻瓜式”講解,讓電子、信息、通信類專業(yè)學(xué)生、初入職場小白及打算進(jìn)階提升的職業(yè)開發(fā)者都可以有系統(tǒng)性學(xué)習(xí)的機會。
系統(tǒng)性的掌握技術(shù)開發(fā)以及相關(guān)要求,對個人就業(yè)以及職業(yè)發(fā)展都有著潛在的幫助,希望對大家有所幫助。后續(xù)會陸續(xù)更新 Xilinx 的 Vivado、ISE 及相關(guān)操作軟件的開發(fā)的相關(guān)內(nèi)容,學(xué)習(xí)FPGA設(shè)計方法及設(shè)計思想的同時,實操結(jié)合各類操作軟件,會讓你在技術(shù)學(xué)習(xí)道路上無比的順暢,告別技術(shù)學(xué)習(xí)小BUG卡破腦殼,告別目前忽悠性的培訓(xùn)誘導(dǎo),真正的去學(xué)習(xí)去實戰(zhàn)應(yīng)用,這種快樂試試你就會懂的。話不多說,上貨。
在FPGA中何時用組合邏輯或時序邏輯
在設(shè)計FPGA時,大多數(shù)采用Verilog HDL或者VHDL語言進(jìn)行設(shè)計(本文重點以verilog來做介紹)。設(shè)計的電路都是利用FPGA內(nèi)部的LUT和觸發(fā)器等效出來的電路。
數(shù)字邏輯電路分為組合邏輯電路和時序邏輯電路。時序邏輯電路是由組合邏輯電路和時序邏輯器件構(gòu)成(觸發(fā)器),即數(shù)字邏輯電路是由組合邏輯和時序邏輯器件構(gòu)成。所以FPGA的最小單元往往是由LUT(等效為組合邏輯)和觸發(fā)器構(gòu)成。
在進(jìn)行FPGA設(shè)計時,應(yīng)該采用組合邏輯設(shè)計還是時序邏輯?這個問題是很多初學(xué)者不可避免的一個問題。
設(shè)計兩個無符號的8bit數(shù)據(jù)相加的電路。
組合邏輯設(shè)計代碼:
對應(yīng)的電路為:
時序邏輯對應(yīng)代碼為:
對應(yīng)的電路為:
可以思考一下,這個兩種設(shè)計方法都沒有任何錯誤。那么在設(shè)計時應(yīng)該用哪一種呢?
在設(shè)計時,有沒有什么規(guī)定必須要用組合邏輯或者時序邏輯?例如:在verilog中,在always中被賦值了就必須是reg類型,assign賦值了就必須是wire類型。很遺憾的是,目前沒有任何的規(guī)定。
下面幾點筆者平時自己做設(shè)計的經(jīng)驗,在這里分享一下:
帶有反饋的必須用時序邏輯
何為帶有有反饋?即輸出結(jié)果拉回到輸入。
自加一計數(shù)器。
代碼為:
對應(yīng)的電路為:
這種電路在工作時,就會出現(xiàn)無限反饋,不受任何控制,一般情況下,我們認(rèn)為結(jié)果沒有任何意義。
和上面的情況類似的還有取反。
類似情況還有很多就不在一一列舉。
上述說的情況都是直接帶有反饋,下面說明間接反饋。
代碼為:
從代碼上來看,沒有什么明確反饋,下面看實際對應(yīng)的電路。
從實際的電路上來看,一旦運行起來,還是會出現(xiàn)無限反饋,不受任何控制。
還有一種情況是帶有控制的反饋。
設(shè)計代碼為:
這個電路可以等效為:
在flag等于1期間,此電路依然會無限制的反饋,無法確定在此期間進(jìn)行了多少次反饋。
從代碼的角度理解是flag變化一次,加一次??墒菍?yīng)于電路后,和預(yù)想的是不相同的。
說了這么多的這么多不對的情況,下面考慮正確的情況。
設(shè)計代碼為:
在上述的電路中,clk每來一個上升沿,cnt的數(shù)值增加一??梢杂米饔嫊r使用。
利用寄存器將反饋路徑切換即可。此時的反饋是可控制,并且此時的結(jié)果就有了意義。
其他的反饋中,加入寄存器即可。而加入寄存器后,就變?yōu)闀r序邏輯。
根據(jù)時序?qū)R關(guān)系進(jìn)行選擇
在很多的設(shè)計時,沒有反饋,那么應(yīng)該如何選擇呢?
舉例說明:輸入一個八位的數(shù)據(jù)(idata),然后將此八位數(shù)據(jù)進(jìn)行平方后,擴大2倍,作為輸出。要求輸出結(jié)果(result)時,將原數(shù)據(jù)同步輸出(odata),即數(shù)據(jù)和結(jié)果在時序上是對齊的。
設(shè)計代碼為:
這種設(shè)計方法是可以的,因為都采用組合邏輯設(shè)計,odata和result都是和idata同步的,只有邏輯上的延遲,沒有任何時鐘的延遲。
另外一種設(shè)計代碼為:
這種設(shè)計方法為錯誤,odata的輸出是和idata同步的,而result的輸出將會比idata晚一拍,最終導(dǎo)致result要比odata晚一拍,此時結(jié)果為不同步,設(shè)計錯誤。
修改方案為:將result的寄存器去掉,修改為組合邏輯,那就是第一種設(shè)計方案。第二種為將odata也進(jìn)行時序邏輯輸出,那么此時odata也將會比idata延遲一拍,最終結(jié)果為result和odata同步輸出。
根據(jù)運行速度進(jìn)行選擇
在數(shù)字邏輯電路中,中間某一部分為組合邏輯,兩側(cè)的輸入或者輸出也會對延遲或者輸入的數(shù)據(jù)速率有一定的要求。
組合邏輯1越復(fù)雜延遲越大,而導(dǎo)致的結(jié)果就是clk的時鐘速率只能降低,進(jìn)而導(dǎo)致設(shè)計結(jié)果失敗。
當(dāng)組合邏輯1無法進(jìn)行優(yōu)化時,還想要達(dá)到自己想要的速度時,我們可以進(jìn)行邏輯拆分,增加數(shù)據(jù)的輸出潛伏期,增加數(shù)據(jù)的運行速度。
將組合邏輯1的功能拆分為組合邏輯A和組合邏輯B,此時,輸入的數(shù)據(jù)得到結(jié)果雖然會多延遲一拍,但是數(shù)據(jù)的流速會變快。
那么這個和選用組合邏輯和時序邏輯有什么關(guān)系呢?
舉例說明:目前要設(shè)計模塊A,不涉及反饋,不涉及時序?qū)R等,可以采取組合邏輯設(shè)計也可以采用時序邏輯設(shè)計。
模塊A的輸出連接到模塊B,經(jīng)過一些變換(組合邏輯N)連接到某個寄存器K上。如果模塊A采用組合邏輯,那么模塊A的組合邏輯和模塊B到達(dá)寄存器K之前的組合邏輯N會合并到一起。那么此時組合邏輯的延遲就會變得很大,導(dǎo)致整體設(shè)計的時鐘速率上不去。
當(dāng)運行速率比較快時,建議對于復(fù)雜的組合邏輯進(jìn)行拆分,有利于時序分析的通過。
在上述的三個規(guī)則中,第一個和第二個用的是最多的,第三個在設(shè)計時,有時不一定能夠注意到,當(dāng)出現(xiàn)時序違例時,知道拆分能夠解決問題就可以。
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