LVDS基礎(chǔ)知識

LVDS (Low Voltage Differential Signaling)是一種小振幅差分信號技術(shù)，它使用非常低的幅度信號 (250mV~450mv)通過一對平行的 PCB 走線或平衡電纜傳輸數(shù)據(jù)。

在兩條平行的差分信號線上流經(jīng)的電流及電壓振幅相反，噪聲信號同時耦合到兩條線上，而接受端只關(guān)心兩信號的差值，于是噪聲被抵消。由于兩條信號線周圍的電磁場也相互抵消，故差分信號傳輸比單線信號傳輸電磁輻射小得多。

此外，該傳輸標準采用電流模式驅(qū)動輸出，不會產(chǎn)生振鈴和信號切換所帶來的尖峰信號，具有良好的EMI特性。

由于LVDS 差分信號技術(shù)降低了對噪聲的關(guān)注，所以可以采用較低的信號電壓幅度。這個特性非常重要，它使提高數(shù)據(jù)傳輸率和降低功耗成為可能。低驅(qū)動振幅意味著數(shù)據(jù)可更快地反轉(zhuǎn)。

由于驅(qū)動器是恒流源模式，功耗幾乎不會隨頻率而變化，而且單路的功耗非常低。

因此，采用這種技術(shù)后，只要保證一對平行傳輸線的長度足夠一致，并在接受端提供良好的匹配端接阻抗技術(shù)，以減小反射信號的產(chǎn)生，就可以提供非常高的數(shù)據(jù)傳輸率。

目前，不用經(jīng)過復(fù)雜和特殊的處理，提供 840MHZ 的數(shù)據(jù)傳輸速率已經(jīng)非常容易。

LVDS 驅(qū)動和接收

上圖為LVDS 的工作原理示意圖，其驅(qū)動器由個恒流源(通常為 3.5mA)驅(qū)動一對差分信號線組成。在接收端有一個高的直流輸入阻抗(幾乎不會消耗電流)，所以幾乎全部的驅(qū)動電流將流經(jīng) 100歐的終端電阻在接收器輸入端產(chǎn)生約 350mV的電壓。

當(dāng)驅(qū)動狀態(tài)反轉(zhuǎn)時，流經(jīng)電阻的電流方向改變，于是在接收端產(chǎn)生一個有效的〞0〞或〞1〞邏輯狀態(tài)。LVDS 技術(shù)特點包括：

1.高速傳輸能力，LVDS 的傳輸能力最高可達 2Gbps;

2.低電壓、低功耗，LVDS 采用 CMOS 工藝實現(xiàn)，靜態(tài)功耗較低;

3.低噪聲輻射;

4.采用差分傳輸模式有較強的抗干擾能力;

LVDS 比傳統(tǒng)的單端信號拓撲結(jié)構(gòu)(如并行 LVTTL/LVCNOS) 有許多優(yōu)點,主要優(yōu)點包括 EMI(電磁干擾)減少，更快的數(shù)據(jù)速率更遠的擴展傳輸距離和成本及便利性。

對于第 2 代和第 3 代 LVDS SerDes(串行器/解串器)，另一個好處是通過 RBS(隨機化，DC 平衡，加擾)編碼提高系統(tǒng)可靠性和降低 EMI。靜態(tài)的顯示圖像可以包括許多相同的顏色位，這可能產(chǎn)生 DC漂移并影響信號質(zhì)量以及創(chuàng)造 EMI 峰值。RBS編碼使數(shù)據(jù)隨機化并加擾比特位的位置，移除靜態(tài)模式并確保轉(zhuǎn)換正確，然后通過平衡 DC來允許 AC耦合并提供隔離。這種編碼的最終結(jié)果是抖動更小和通過更多的傳輸頻譜擴展以降低 EMI。

數(shù)據(jù)速率，距離和成本/便利性

由于并行接口的數(shù)據(jù)速率非常有限，故數(shù)據(jù)速率是 LVDS 優(yōu)于 LVTTL / LVCMOS的另一個好處。如前面所述，當(dāng)許多輸出并行傳輸時，每個信號傳播越快，它產(chǎn)生的 EMI就越多。此外，信號間延時差也限制了信號可以傳播的距離，在更快的數(shù)據(jù)速率下會變得更糟。而使用 LVDS，數(shù)據(jù)速率可以更高，距離也可以延長至超過 10米。由于長度匹配的考慮減少以及更多的使用空間， PCB 的設(shè)計也容易很多。

在設(shè)計過程中，請考慮以下幾點：

? EMI

LVDS 信號濾波設(shè)計主要針對如時鐘信號、總線信號做濾波設(shè)計，時鐘信號在發(fā)送端增加 RC 濾波設(shè)計，減小時 鐘對外的輻射干擾;針對差分信號，其濾波設(shè)計需在端口增加共模電感進行濾波抑制共模噪聲。

LVDS 信號抗干擾設(shè)計分為固定路徑干擾和環(huán)境干擾。

? 固定路徑的干擾

干擾路徑一般為電源或者信號線，故 LVDS 電路設(shè)計只需要在接口增加防護設(shè)計，接口增加磁珠吸收后對地增加電容，使干擾以最快的路徑泄放掉。

? 環(huán)境干擾

這種干擾是由環(huán)境中外部源的電磁輻射引起的，通常使用諸如添加鐵氧體磁珠和電容的保護措施來減少這種干擾的影響。

? 為了減少單端信號和 LVDS信號之間的串?dāng)_，應(yīng)該遵循：

1.在同一 PCB 層上，單端信號距離 LVDS 信號至少 12 mm;

2.差分線之間的距離不應(yīng)超過信號線寬度的兩倍, 電路板的厚度應(yīng)大于信號線之間的距離;

3.兩個相鄰差分對之間的距離應(yīng)大于或者等于 2 倍獨立信號線之間距離。

? 阻抗匹配

LVDS 信號設(shè)計阻抗匹配時，應(yīng)遵循：

1.PCB至少為 4層板，LVDS信號和 TTL/CMOS信號需用電源層或地層進行隔離; LVDS的驅(qū)動器和接收器盡可能靠近連接器放置;

2.靠近驅(qū)動器或接收器 Vcc管腳處放置一個 4.7μF或 10μF 電容，且要考慮信號的工作頻率和電容最佳工作頻率的匹配性;

3.靠近一個驅(qū)動器或接收器 Vcc管腳處放置至少一個 0.1μF和一個 0.001μF電容;

4.電源和地線盡量地寬以降低電源回流阻抗。

審核編輯：湯梓紅