LVDS分路器簡化了高速信號分配

ANSI EIA/TIA-644 低壓差分信號 （LVDS） 標準比更傳統的 ECL、PECL 和 CML 標準提供更低的功率和更低的噪聲發(fā)射，用于高速信號分配。本應用筆記比較了這些通信標準的一些特性，并討論了LVDS標準的一些優(yōu)點。

介紹

隨著微處理器、DSP和數字ASIC時鐘頻率的增加，背板信號的速度也在增加。更快的時鐘速率限制了基于單端TTL的信令的限制。反過來，這種應變又會增加功耗;振鈴，導致位錯誤;高水平的輻射發(fā)射;傳輸線效應，如阻抗失配和串擾;電源解耦困難等問題。盡管有報道稱使用該技術可以保持大于50MHz的速度，但其他信令技術值得考慮。

增加總線和/或背板帶寬的一種方法是增加總線寬度。然而，這種方法使PC板布局復雜化，并且需要高引腳數連接器，這些連接器既昂貴又笨重。當距離超過幾厘米時，串行數據流很有吸引力?？梢詮拇袛祿髦惺芤娴母咚贁祿ㄐ畔到y包括第三代基站、路由器、分插復用器和其他設備。

低壓差分信號（LVDS）可以取代TTL，實現低錯誤率、低串擾和低輻射發(fā)射的背板通信。

LVDS、ECL、PECL 和 CML 的特征

LVDS在高速系統中的應用越來越多，這些系統需要信號完整性、低抖動（抖動可以定義為信號輸出轉換與其理想位置在時間上的偏差）和良好的共模性能。LVDS是用于高速串行接口的信令技術之一。

其他信令技術（按速度從最慢到最快的大致順序排列）是ECL（發(fā)射極耦合邏輯），PECL（正ECL）和CML（電流模式邏輯）。請注意，這些信令技術中的每一種都是差分的。

ECL是傳統的高速邏輯技術，最初基于雙極晶體管差分對。在其初始形式中，它使用負偏置電源。PECL是ECL的一種形式，以正電源為參考。最新一代的ECL器件表現出200ps的傳播延遲，切換頻率超過3GHz。

在目前可用的所有接口中，CML以最高速度運行，用于需要千兆位數據速率的應用。與其他技術相比，CML還有一個額外的優(yōu)勢：它包括一個集成的50Ω端接，這大大簡化了確保與硅片良好匹配的任務。但是，如果鏈路的每一端在不同的電源電壓下工作，則需要一些外部耦合元件。

本文重點介紹LVDS的特性及其可能的應用。表1列出了其中一些特征，并將它們與ECL、PECL和CML系統中的特征進行了比較。根據EIA/TIA-644 LVDS和IEEE 1596.3標準的規(guī)定，LVDS使用幅度范圍為250mV至400mV的差分信號，失調為1.2V。?

LVDS的優(yōu)勢

LVDS的許多優(yōu)點源于其差分特性：它不受共模噪聲的影響，理論上，它本身不發(fā)射噪聲。（這假設差分信號完全對稱，即正輸出和負輸出之間沒有偏差。LVDS可以在CMOS中實現，從而簡化了其與其他電路的集成。

由于LVDS是差分的，因此從其電源汲取的電流尖峰幅度較小，并且使用適當放置的合理值去耦電容可以更容易地處理。此外，LVDS通常比ECL和CML消耗更少的功率，盡管這在一定程度上取決于所使用的端接技術。

LVDS的應用

LVDS非常適合的眾多應用包括時鐘分配和多點對點信號分配。時鐘分配在數字系統中非常重要，因為數字系統需要不同的子系統使用相同的時鐘參考。例如，在大多數情況下，基站的DSP部分必須與射頻信號處理部分同步，鎖相環(huán)（PLL）產生所需的本地振蕩器頻率，ADC鎖定到中央時鐘基準。此外，當使用包含無線電接收器的應用時，時鐘（和信號）必須以盡可能低的發(fā)射水平分配，以避免干擾低電平信號路徑。

當將高速信號分配到不同的目的地時，可以采用各種策略。兩種方法表示您可以找到策略范圍的極端情況：一種，從單個源/驅動因素驅動所有目標（稱為多點分布）;第二，為每個目標使用單獨的驅動程序（稱為多點對點分布）。圖 1 顯示了這兩種類型分布方案與兩種典型技術之間的差異。在多點分配中，具有足夠驅動能力的驅動器驅動所有接收器和中間介質（電纜、連接器、背板）?？偩€通常以其特性阻抗端接在最終接收器處。必須努力使總線上的所有“存根”或分支盡可能短，以避免可能的信號完整性問題。在當今的高密度印刷電路板上，控制短截線長度并不總是那么簡單。

圖1.多點信號分配允許一個發(fā)射器和多個接收器之間進行通信。多個點對點信號分配不需要調諧短截線，消除了這些短截線可能產生的干擾。

多點對點策略采用多個驅動器，只需為點對點操作指定這些驅動器，因為每個驅動器都與單個本地端接接收器通信。通過這種方案，減少了信號完整性的問題，以確保介質的阻抗盡可能均勻。消除了存根可能造成的干擾。

審核編輯：郭婷