verilog無(wú)法直接調(diào)用vhdl的ngc文件咋辦？

在vivado中的Settimg中，Target language可以選擇verilog，也可以選擇vhdl，該選項(xiàng)意味著在生成新的文件或ip時(shí)，默認(rèn)的語(yǔ)言是什么，但實(shí)際上在使用時(shí)可以混用verilog和vhdl，兩種語(yǔ)言的文件和模塊可以相互調(diào)用，相互嵌套，只要保證在例化的時(shí)候接口一致就行。

但最近在檢查一個(gè)老項(xiàng)目時(shí)發(fā)現(xiàn)一個(gè)相互調(diào)用的問(wèn)題。個(gè)別老的項(xiàng)目在項(xiàng)目開(kāi)發(fā)完并且性能穩(wěn)定后，為了保證移植的便利性，將算法模塊進(jìn)行封裝，變成.ngc文件，該做法也可以防止其他人對(duì)里面的代碼進(jìn)行更改，也對(duì)算法是一種保護(hù)。

但最近我發(fā)現(xiàn)某算法模塊是用vhd開(kāi)發(fā)并封裝的，使用verilog例化該算法模塊并調(diào)用該ngc文件時(shí)，會(huì)報(bào)錯(cuò)，verilog無(wú)法直接調(diào)用vhdl的ngc文件。

后來(lái)想到一個(gè)方法：

在中間再嵌套一級(jí)vhdl模塊進(jìn)行透?jìng)鳌＞唧w做法即新建一個(gè)vhdl模塊，例化ngc模塊并進(jìn)行調(diào)用，然后再使用verilog模塊對(duì)新的vhd模塊進(jìn)行例化，間接對(duì)ngc進(jìn)行調(diào)用，該方法親測(cè)可行。

審核編輯：劉清