用于高帶寬傳感器的隔離SPI

SPI（串行外設(shè)接口）總線是 設(shè)計(jì)師有很多原因。SPI總線可以在高電平下運(yùn)行 速度，短時(shí)傳輸數(shù)據(jù)速度高達(dá) 60 Mbps 距離，例如板上的芯片之間的距離。巴士是 概念簡單，由一個(gè)時(shí)鐘、兩條數(shù)據(jù)線組成， 和芯片選擇信號(hào)。由于數(shù)據(jù)在一個(gè)階段呈現(xiàn) 的時(shí)鐘和在相反的相位上回讀，有一個(gè) 延遲和速度不匹配的余地很大。 最后，總線由單向線路組成， 簡化微處理器中的實(shí)現(xiàn)，消除 控制流問題和與隔離 光耦合器或數(shù)字隔離器，因?yàn)楦綦x器是 固有的單向設(shè)備。

在工業(yè)應(yīng)用中，如熱能或壓力 監(jiān)控系統(tǒng)，與ADC中的通信 傳感器前端不需要高采樣率，并且， 因此，SPI時(shí)鐘速率很高。即使是孤立的設(shè)計(jì)也很簡單 在各種隔離技術(shù)中實(shí)施，但是 需求會(huì)隨著時(shí)間的推移而變化。久負(fù)盛名的 SPI 接口 已被長線應(yīng)用推向極限 運(yùn)行、高數(shù)據(jù)速率和隔離要求。在 本文，我們將介紹SPI總線，其約束條件以及 如何在孤立的系統(tǒng)中處理它們。

突破隔離式 SPI 極限的應(yīng)用 性能是高動(dòng)態(tài)范圍傳感器接口。自 創(chuàng)建一個(gè)具有寬動(dòng)態(tài)范圍的系統(tǒng)，設(shè)計(jì)人員會(huì) 從信噪比（SNR）良好的ADC開始， 這通常與單詞長度有關(guān);16 位是 常見于轉(zhuǎn)換器。但是更高的動(dòng)態(tài)范圍在哪里 必需的，可以采用其他技術(shù)，例如變量 獲得輸入放大和過采樣。 過采樣會(huì)犧牲帶寬來抑制噪聲。如果 采樣頻率加倍，通常噪聲 性能提高了 3 dB。例如，75× 過采樣率將改善噪聲 性能和動(dòng)態(tài)范圍約為 18 dB。A 75× 信號(hào)過采樣意味著ADC在 900 kSPS 將提供 18 dB 更好的動(dòng)態(tài)范圍，大約 帶寬為 6 kHz。帶寬和動(dòng)態(tài)范圍可以 當(dāng)然需要權(quán)衡，但最終，將 ADC 作為 越快越好，好處越大。這意味著 SPI 總線將不得不跟上這種雪崩式的數(shù)據(jù)。讓我們 使用用于 高采樣速率應(yīng)用，例如ADI AD7985脈沖星ADC，其運(yùn)行速率可達(dá)2.5 MSPS，并了解如何 通過 SPI 總線與其通信會(huì)影響 信號(hào)鏈。

模數(shù)轉(zhuǎn)換器接口

典型的模數(shù)轉(zhuǎn)換器處理兩個(gè)數(shù)據(jù) 基本操作如圖 1 所示。首先，ADC具有一個(gè) 轉(zhuǎn)換周期 （t卷積） 通過其內(nèi)部的位置 創(chuàng)建表示電壓的數(shù)字字的過程 在其輸入。其次，ADC傳輸采集的數(shù)據(jù) 在 采集時(shí)間（tACQ).ADC 通常具有 最短循環(huán)時(shí)間（t中青） 才能啟動(dòng)另一個(gè) 轉(zhuǎn)換，大約是 t 的總和卷積和 tACQ但可以是 當(dāng)ADC具有特殊的傳輸模式時(shí)，時(shí)間較短，允許 收購和轉(zhuǎn)讓重疊。為簡單起見，以下內(nèi)容 討論將基于順序轉(zhuǎn)換和 收購。

圖1.簡單的ADC傳輸序列。

轉(zhuǎn)換時(shí)間和最小循環(huán)時(shí)間相同 無論數(shù)據(jù)如何傳輸。但收購 時(shí)間取決于數(shù)據(jù)接口的屬性，在大多數(shù)情況下 SPI總線的操作案例。如果采集時(shí)間是 由于SPI上的時(shí)鐘速率而延長，采樣速率 ADC可能會(huì)受到嚴(yán)重限制。

SPI 時(shí)鐘速率限制

微處理器/FPGA （MCU） 和 ADC如圖2所示。SPI 總線由 一對(duì)移位寄存器之間的連接，一個(gè)在 主MCU和從屬ADC中的一個(gè)。單片機(jī)提供 同步傳輸?shù)臅r(shí)鐘。時(shí)鐘的一個(gè)邊緣 將數(shù)據(jù)移出移位寄存器和互補(bǔ) 邊緣時(shí)鐘已呈現(xiàn)到另一個(gè)中的數(shù)據(jù) 環(huán)形拓?fù)渲忻總€(gè)移位寄存器的結(jié)束。在 ADC，可能不需要從MCU轉(zhuǎn)移數(shù)據(jù) 到ADC，因此該通道已被消除 簡單以及從屬選擇。ADC 填充其 在轉(zhuǎn)換工作階段內(nèi)部移位寄存器，然后在采集期間移出寄存器 階段。

圖2.ADC SPI通信模塊/時(shí)序圖

在SPI事務(wù)中，時(shí)鐘信號(hào)由 主站通過一些接線延遲傳輸?shù)綇恼?，其?它觸發(fā)從站在某些內(nèi)部數(shù)據(jù)后移出其數(shù)據(jù) 延遲。數(shù)據(jù)信號(hào)再次傳回主站 通過接線延遲，它必須到達(dá)主站 時(shí)鐘互補(bǔ)邊緣的時(shí)間。大師 通常有一些額外的設(shè)置時(shí)間要求 這一行。此時(shí)序如圖 2 所示，它顯示了 這些延遲確定了一半 主時(shí)鐘周期。在非隔離系統(tǒng)中，這些時(shí)間是 通常非常短，在大多數(shù)情況下<10 nS，并允許SPI 時(shí)鐘以超過 50 MHz 的速度運(yùn)行。

如果將隔離柵添加到SPI數(shù)據(jù)路徑，如圖所示 在圖 3 中，它添加了類似于跟蹤延遲的項(xiàng)。然而 根據(jù)用于隔離的技術(shù)，信號(hào) 傳播延遲（prop延遲，TP.ISO） 通過隔離 可以超過 100 nS。圖 3 還顯示了如何 一組延遲時(shí)間延長了數(shù)據(jù)所需的時(shí)間 交易并顯著增加半期 SPI 時(shí)鐘。隔離延遲主導(dǎo)所有其他時(shí)間 系統(tǒng)中的延遲和最大時(shí)鐘頻率可以 降至幾兆赫。

圖3.隔離式ADC SPI通信模塊/時(shí)序圖。

時(shí)鐘周期的主要約束是 要求數(shù)據(jù)及時(shí)存在于主服務(wù)器上 下一個(gè)時(shí)鐘邊沿。在非隔離系統(tǒng)中，這并不算什么 約束，它實(shí)際上增加了數(shù)據(jù)的健壯性 通過允許慷慨的時(shí)序裕量進(jìn)行轉(zhuǎn)移。然而 一旦數(shù)據(jù)路徑的傳播延遲開始 主導(dǎo)半期，嚴(yán)重退化最大值 巴士的速度。

幸運(yùn)的是，有一種方法可以繞過此限制。如果數(shù)據(jù) 從奴隸返回有一個(gè)獨(dú)立的時(shí)鐘 與之同步，可以有一個(gè)單獨(dú)的接收移位寄存器 在MCU中設(shè)置以接受基于獨(dú)立數(shù)據(jù)的數(shù)據(jù) 時(shí)鐘。在這種情況下，SPI 總線的吞吐量不再 受隔離柵傳播延遲的限制，但 通過隔離器的吞吐量。

獨(dú)立時(shí)鐘DCLK可通過以下方式輕松創(chuàng)建： 向隔離器添加匹配的高速數(shù)據(jù)通道 并沿匹配的 SPI 時(shí)鐘發(fā)送隔離 SPI 時(shí)鐘的副本 包含來自ADC的數(shù)據(jù)的數(shù)據(jù)路徑，如圖4所示。 此方法確實(shí)需要額外的硬件 隔離屏障;一個(gè)額外的隔離通道和一個(gè) MCU中的獨(dú)立時(shí)鐘移位寄存器。單片機(jī) 從輔助接收寄存器讀取數(shù)據(jù)，而不是 標(biāo)準(zhǔn) SPI 寄存器。

圖4.創(chuàng)建獨(dú)立數(shù)據(jù)時(shí)鐘的隔離系統(tǒng)。

為了說明如何植入這種數(shù)據(jù)傳輸方法 在不同的技術(shù)中，以下三個(gè)例子是 定量檢查最大速度，以及 定性功耗和所需電路板 空間。我們將看到，在標(biāo)準(zhǔn)隔離SPI中，它 是限制速度的往返傳播延遲，以及 在延遲時(shí)鐘方案中，它是時(shí)序偏差和 設(shè)置限值的隔離器失真。

光耦合器實(shí)現(xiàn)

在典型的工業(yè)應(yīng)用中，單通道數(shù)字 光耦合器常用于高速隔離 巴士。需要四個(gè)光耦合器來隔離一個(gè)標(biāo)準(zhǔn) 4線SPI總線。時(shí)序參數(shù)在 估計(jì)常用工業(yè)中的最大SPI時(shí)鐘速度 CMOS光耦合器有：

最大數(shù)據(jù)速率為 12.5 Mbps 或最小 脈沖寬度為 80 ns。

最大傳播延遲（噸.ISO） 的 40 ns。

最大脈沖寬度失真 （PWD） 為 8 ns。

最大器件間傳播延遲偏斜 （噸PSK） 的 20 ns。此參數(shù)很重要，因?yàn)?多個(gè)光耦合器用于創(chuàng)建 隔離式SPI總線。

為了估計(jì)SPI吞吐量，我們假設(shè)一些典型的 圖 3 中不同組件的延遲。每條跡線 假設(shè)延遲為 0.25 ns，相當(dāng)于總跡線 延遲 （t跟蹤） 的 1 ns。類似地，從機(jī)延遲（t奴隸） 和 主設(shè)置延遲 （t主人） 假定為 3 ns 和 2 ns 分別。

因此，從我們對(duì)隔離式SPI時(shí)鐘速率的討論來看，在 圖3所示，對(duì)于使用上述光耦合器隔離的SPI總線， SPI 時(shí)鐘周期的一半將是

或 86 ns—導(dǎo)致 SPI 時(shí)鐘速率為 5.75 MHz 或 速度較慢，并明確表示 2 × TP.ISO大大 減慢 SPI 總線速度。

現(xiàn)在，考慮在反向添加一個(gè)額外的隔離器 將隔離時(shí)鐘信號(hào)路由回主站的方向 并實(shí)現(xiàn)延遲時(shí)鐘，如圖4所示。這 允許我們生成與返回的時(shí)鐘信號(hào)同步的時(shí)鐘信號(hào) 來自從屬站的數(shù)據(jù)。往返傳播延遲 [2 ×噸.ISO]的隔離器不再限制時(shí)鐘速率。跟 系統(tǒng)中剩余的延遲，可以隔離SPI的一半 時(shí)鐘周期≥ [t跟蹤+ 噸奴隸+ 噸主人] ns或6 ns， 支持最大 80 MHz 的 SPI 時(shí)鐘速率？ 不幸的是，答案并不那么簡單。

正向和反向通道中的不對(duì)稱性必須仍然 計(jì)算最小SPI時(shí)鐘時(shí)考慮的因素 周期如圖 5 所示，為 t扭曲.傳播延遲 器件之間的偏斜和脈沖寬度失真限制了 新的SPI半時(shí)鐘周期至

或 62 ns。這導(dǎo)致實(shí)際最大時(shí)鐘速率為8 MHz。但是，由于其最小脈沖寬度限制為80 ns，該光耦合器只能支持6.25 MHz的最大SPI時(shí)鐘。上面的例子表明，即使光耦合器不受其最小脈沖寬度的限制，tSKEW也會(huì)將最大SPI時(shí)鐘速率從可能的80 MHz（完美延遲匹配）限制在實(shí)際應(yīng)用中達(dá)到6.25 MHz。

圖5.實(shí)用的 DCLK 時(shí)序圖。

可以使用速度更快的光耦合器，最小值更短 脈沖寬度有幫助？超高速光耦合器，具有 20 ns的最小脈沖寬度可以允許我們運(yùn)行 以前的接口速率較高。但即使是這些設(shè)備 遭受較大的偏斜和失真參數(shù)。用 tPSK16 ns，PWD為2 ns，最小SPI時(shí)鐘的一半 周期≥ 42 ns，從而產(chǎn)生最大時(shí)鐘 速率為 11.75 兆赫。在上述兩種情況下，時(shí)間 光耦合器的特性進(jìn)一步降低 時(shí)間，從而在 延遲時(shí)鐘和從數(shù)據(jù)。添加時(shí)序裕量 這些變化導(dǎo)致需要進(jìn)一步減少 SPI 時(shí)鐘速率。

使用額外的快速光耦合器進(jìn)行SPI隔離， 除了非常昂貴，還需要很多板 因?yàn)檫@些器件通常是 SO8 中的單通道 需要軟件包和 5 個(gè)通道。的功率預(yù)算 隔離接口的電流可達(dá) 20 mA 每個(gè)通道。

數(shù)字隔離器實(shí)現(xiàn)

在過去十年中，新一代數(shù)字隔離器 已可用。這些器件具有更高的集成度， 更高的速度、更低的傳播延遲、低偏斜和更少的失真?？紤]一個(gè)四通道數(shù)字隔離器—— 3 個(gè)正向通道和 1 個(gè)反向通道允許緊湊 隔離4線SPI總線。類似于光耦合器 示例，我們從以下時(shí)序參數(shù)中獲取 數(shù)據(jù)表;最小脈沖寬度為 11.1 ns （90 Mbps）， 最大傳播延遲（tpISO） 的 32 ns，最大脈沖寬度 失真 （PWD） 為 2 ns，最大傳播延遲偏斜 零件之間（tPSK） 的 10 ns。但是，與單通道不同 光耦合器，在四通道數(shù)字隔離器中，通道間 一對(duì)相反方向之間的匹配 渠道也需要考慮。在上面的部分中，這 參數(shù) （tPSKOD） 為 5 ns。

使用與圖3相同的典型延遲，即半時(shí)鐘 使用數(shù)字隔離器的隔離式SPI總線的周期 應(yīng)該是

或 70 ns，最大時(shí)鐘為 7 MHz。就像 光耦合器案例中，我們看到SPI速率很高 受隔離器傳播延遲的限制。但 數(shù)字隔離器內(nèi)置標(biāo)準(zhǔn)CMOS技術(shù)，具有 在整個(gè)產(chǎn)品生命周期內(nèi)具有非常穩(wěn)定的時(shí)序特性。 這使我們能夠在不留下太多時(shí)間的情況下設(shè)置 SPI 時(shí)鐘速率 時(shí)序特性變化的余量。

如果使用額外的隔離器通道來實(shí)現(xiàn)延遲 如圖 4 所示的時(shí)鐘，至少額外高 需要使用速度通道。再次實(shí)現(xiàn) SPI 吞吐量 取決于 時(shí)鐘和數(shù)據(jù)通道。鑒于所有 通道類似，新的SPI半時(shí)鐘周期應(yīng)該是

或 25 ns，最大時(shí)鐘速率為 20 MHz。

在許多應(yīng)用中，MCU僅從 ADC，不會(huì)移入任何東西。在這種3線SPI總線中， 具有2個(gè)反向通道的單個(gè)四通道數(shù)字隔離器 用于實(shí)現(xiàn)SPI總線和延遲時(shí)鐘。在 這些情況，還有一個(gè)額外的好處。半SPI時(shí)鐘 期間將是

或 20 ns，從而獲得更快的最大時(shí)鐘速率 25兆赫。

盡管數(shù)字隔離器的速度和偏斜 明顯優(yōu)于光耦合器，時(shí)序偏差 通道之間的失真仍然限制了最大值 可能的SPI時(shí)鐘速率。用于延遲時(shí)鐘的額外隔離器 仍然消耗大約 20% 到 25% 的功率。因此，使用 現(xiàn)有的隔離器將消耗更多的電源和電路板空間 同時(shí)仍然達(dá)不到最大可能的好處 方案。

優(yōu)化數(shù)字隔離器延遲時(shí)鐘 實(shí)現(xiàn)

ADI公司開發(fā)了一種數(shù)字隔離器，該隔離器經(jīng)過優(yōu)化，適用于 在延遲時(shí)鐘中提供盡可能高的性能 方案。ADuM3150（圖6）是SPI隔離器的一部分?系列高速數(shù)字隔離器旨在優(yōu)化 SPI總線的隔離。ADuM3150產(chǎn)生延遲 時(shí)鐘，DCLK，無需使用額外的隔離器通道。 DCLK 通過延遲標(biāo)準(zhǔn) SPI 時(shí)鐘產(chǎn)生 等于往返傳播延遲的量 [2 × tpISO]通過隔離器。圖 6 顯示了內(nèi)部 ADuM3150的框圖延遲單元小心 在生產(chǎn)時(shí)進(jìn)行修剪以匹配往返道具延遲 通過零件，從而最大限度地減少時(shí)序失配 在延遲時(shí)鐘和返回從站數(shù)據(jù)之間。延遲 不匹配不僅大大減少，而且非常 在廣泛的工作條件下定義良好，并且 DCLK 在數(shù)據(jù)表中保證犯 錯(cuò)參數(shù)。

圖6.ADuM3150 SPI隔離器延遲時(shí)鐘實(shí)現(xiàn)

DCLKERR 是延遲時(shí)鐘與從站數(shù)據(jù)不同步程度的量度，因此 DCLKERR 的符號(hào)指示延遲時(shí)鐘是領(lǐng)先還是滯后于從站數(shù)據(jù)。由于延遲時(shí)鐘用于將從屬數(shù)據(jù)采樣到主站，因此它不應(yīng)引導(dǎo)數(shù)據(jù)。DCLK 滯后數(shù)據(jù)是可以接受的，只要它不會(huì)完全錯(cuò)過數(shù)據(jù)采樣位。ADuM3150數(shù)據(jù)手冊對(duì)DCLKERR的規(guī)格為–3 ns至8 ns，PWD的規(guī)格為3 ns?？紤]到最大超前DCLKERR和PWD，SPI時(shí)鐘速率為

或 12 ns，最大時(shí)鐘速率為 40 MHz。 ADuM3150， 最大數(shù)據(jù)速率為40 MHz，能夠與此相匹配 高SPI時(shí)鐘速率，無需任何尺寸、成本和功耗 與使用額外隔離器通道相關(guān)的處罰。

結(jié)論

為了使過采樣成為增加的有用工具 動(dòng)態(tài)范圍在傳感器應(yīng)用中，必須有很高 與目標(biāo)頻率相比，采樣頻率的倍增器足以提供顯著的噪聲 減少。此處介紹的延遲時(shí)鐘方案 提供了提高隔離吞吐量的途徑 SPI接口，提高采樣率。此方法將 在可用范圍內(nèi)提升最大SPI時(shí)鐘速率 隔離技術(shù)。數(shù)字隔離技術(shù) 與舊式光耦合器相比具有顯著優(yōu)勢 由于嚴(yán)格控制通道之間的偏斜和 信號(hào)鏈中的其他失真。ADI公司已經(jīng)采取了這個(gè) 技術(shù)進(jìn)一步優(yōu)化SPI專用隔離器， ADuM3150，提供低偏斜集成延遲時(shí)鐘 功能無開銷和功耗 較舊的技術(shù)和方法。這將啟用示例 與快速 ADC 配合使用時(shí)，速率高達(dá) 1 MSPS，通過 允許通過隔離的高達(dá) 40 MHz 的數(shù)據(jù)傳輸 SPI 端口。ADuM3150是SPI專用系列產(chǎn)品的一部分 數(shù)字隔離器，可提高與高 通道數(shù) ADuM3151/ADuM3152/ADuM3153 作為ADuM3154的附加功能，支持 多個(gè)隔離的從站。

審核編輯：郭婷