RF采樣：交錯構(gòu)建更快的ADC

現(xiàn)代接收器系統(tǒng)對更高容量和更多數(shù)據(jù)吞吐量的需求不斷增加。我們必須擁有高采樣率數(shù)據(jù)轉(zhuǎn)換器和高動態(tài)范圍系統(tǒng)。一些模數(shù)轉(zhuǎn)換器（ADC）架構(gòu)確實實現(xiàn)了非常高的采樣率，但沒有最佳的信噪比（SNR）。其他器件可實現(xiàn)非常好的SNR，但其采樣率有限。沒有一個內(nèi)核ADC器件同時滿足高采樣速率和動態(tài)范圍的要求。

交錯解決了這個問題。交錯將多個低采樣速率轉(zhuǎn)換器組合在一起，以創(chuàng)建一個采樣速率較高的轉(zhuǎn)換器。每個轉(zhuǎn)換器的時鐘源都有延遲，因此信號采樣時間略有不同。樣本在輸出端組合成一個數(shù)據(jù)流。

圖1：四路交錯框圖和時序圖

圖1所示為四路交錯式ADC示例。四個轉(zhuǎn)換器中的每一個都以相同的速率計時。時鐘的相位相對于每個轉(zhuǎn)換器偏移90度。時序圖說明了時鐘邊沿的延遲如何在不同時間對模擬信號進(jìn)行采樣。一旦數(shù)據(jù)在輸出端合并，數(shù)據(jù)流的樣本數(shù)是一個轉(zhuǎn)換器的四倍。這看起來像一個采樣速度是四倍的轉(zhuǎn)換器。復(fù)合SNR性能大致相當(dāng)于單個內(nèi)核的性能。

有一個問題：使用多個轉(zhuǎn)換器會增加功耗。此外，由于模擬電路的缺陷，小誤差會導(dǎo)致交錯雜散。這些交錯雜散會影響整體無雜散動態(tài)范圍（SFDR）。

模擬誤差主要表現(xiàn)在三個方面，如圖2所示。直流失調(diào)失配會改變轉(zhuǎn)換器之間的相對共模，而增益和時鐘相位對齊誤差會導(dǎo)致信號采樣位置不精確。

圖 2：交錯式 ADC 中的誤差源

這些誤差轉(zhuǎn)化為捕獲頻譜中的雜散產(chǎn)物。失調(diào)誤差會引入離散雜散音。雜散的數(shù)量取決于交錯內(nèi)核的數(shù)量 （N）。離散交錯雜散（ILS）頻率位置相對于采樣速率（Fs）求出，公式1表示：

他們n= Fs*n/N 其中 n = 1， 2， ...N-1 （1）

對于四路交錯式ADC，交錯雜散位于Fs/4和Fs/2。增益和時鐘相位的信號相關(guān)誤差產(chǎn)生以上述離散頻率位置為中心的圖像。圖3顯示了四路交錯器件的交錯雜散頻譜性能。

圖 3：四核器件的交錯雜散

當(dāng)然，這些虛假產(chǎn)品是不可取的。在同一芯片上制造的ADC內(nèi)核本質(zhì)上會很好地匹配，但它們不會是完美的。需要校準(zhǔn)才能獲得良好的SFDR性能，通過模擬調(diào)整或在前景或背景中進(jìn)行數(shù)字調(diào)整來實現(xiàn)。前臺校準(zhǔn)要求器件停止處理數(shù)據(jù)，同時校準(zhǔn)例程優(yōu)化性能。后臺校準(zhǔn)在ADC運(yùn)行時不斷更新調(diào)整，使其永遠(yuǎn)不會離線。

ADC12J4000 ADC使用四個交錯內(nèi)核來實現(xiàn)4GSPS輸出采樣速率。該器件提供兩種交錯校正選項。前臺校準(zhǔn)使采樣脫離，并在內(nèi)核修整時保持輸出數(shù)據(jù)靜態(tài)。根據(jù)校準(zhǔn)模式和采樣率，此過程可能需要數(shù)十毫秒才能完成。如果無法接受離線，則器件具有背景校準(zhǔn)模式，其中第五個內(nèi)核插入混音中。當(dāng)一個內(nèi)核脫機(jī)校準(zhǔn)時，其他四個內(nèi)核正在正常進(jìn)行。然后，新校準(zhǔn)的內(nèi)核無縫聯(lián)機(jī)，而另一個內(nèi)核關(guān)閉以進(jìn)行校準(zhǔn)。此過程重復(fù)，而不會中斷輸出。

在室溫下，前景校正通常可以使交錯雜散保持在-70 dBc以上。ADS54J60 是一款雙通道 ADC，每通道使用四個交錯內(nèi)核來實現(xiàn) 1GSPS 輸出采樣速率。該轉(zhuǎn)換器采用專有的數(shù)字交錯校正模塊來調(diào)整內(nèi)核不平衡。此校正方案始終在后臺工作，因此輸出數(shù)據(jù)流永遠(yuǎn)不會中斷。該方案可實現(xiàn)優(yōu)于-80 dBc的校正。

審核編輯：郭婷