鎖存器和寄存器
寄存器主要由觸發(fā)器和一些控制門(mén)組成,每個(gè)觸發(fā)器能存放一位 二進(jìn)制碼,存放N位數(shù)碼,就應(yīng)該有N位觸發(fā)器。為保持觸發(fā)器能正常完成寄存器的功能,還必須用適當(dāng)?shù)拈T(mén)電路組成控制電路。
鎖存器是由電平觸發(fā)器完成的,N個(gè)電平觸發(fā)器的時(shí)鐘端連在一起,在時(shí)鐘脈沖作用下能接收N位二進(jìn)制信息。
從寄存器數(shù)據(jù)角度看,鎖存器和寄存器的功能是一樣的,其區(qū)別僅在于鎖存器是用電平觸發(fā)的,而寄存器是用邊沿觸發(fā)器觸發(fā)的,即寄存器的輸出端平時(shí)不隨輸入端的變化而變化,只有在時(shí)鐘有效時(shí),才將輸入端的數(shù)據(jù)送到輸出端;而鎖存器的輸出端平時(shí)總隨輸入端變化而變化。
寄存器是在時(shí)鐘沿進(jìn)行數(shù)據(jù)的鎖存,而鎖存器是用電平使能來(lái)鎖存數(shù)據(jù)。所以寄存器的Q輸出端在每個(gè)時(shí)鐘沿都會(huì)被更新,而鎖存器僅在使能電平有效時(shí)才被更新。在FPGA設(shè)計(jì)中建議如果不是強(qiáng)制需求鎖存器,則應(yīng)該盡量使用寄存器。
寄存器按功能可以分為兩類(lèi),即基本寄存器和移位寄存器。基本寄存器的數(shù)據(jù)只能并行的輸入或輸出;移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下一次逐位右移或左移,數(shù)據(jù)既可以并行輸入并行輸出,也可以并行輸入串行輸出、串行輸入串行輸出、串行輸入并行輸出,因其數(shù)據(jù)輸入輸出方式非常靈活,所以用途非常廣泛。
鎖存器
鎖存器通常由D觸發(fā)器構(gòu)成,在數(shù)字電路中,74373是一種常用的8位鎖存器,它由使能控制端EN、數(shù)據(jù)鎖存控制端G、數(shù)據(jù)輸入端D7~D0和數(shù)據(jù)輸出端Q7~Q0構(gòu)成,其邏輯符號(hào)與其真值表如下;
例6-13] 74373鎖存器的VHDL描述。
分析:通過(guò)74373 鎖存器的真值表可以看出,當(dāng)數(shù)據(jù)鎖存控制端G=1且使能控制端EN=0時(shí),鎖存器把輸入端口D的數(shù)據(jù)送到輸出端口; 當(dāng)數(shù)據(jù)鎖存控制端G=0且使能控制端EN =0時(shí),鎖存器輸出端口將保持前一個(gè)狀態(tài);當(dāng)使能控制端EN=1時(shí),不管數(shù)據(jù)鎖存控制端G的狀態(tài)如何,這時(shí)鎖存器輸出端口將處于高阻態(tài)。編寫(xiě)74373鎖存器的VHDL程序時(shí),需先使用IF語(yǔ)句判斷EN是否等于見(jiàn) 若是,再使用IF語(yǔ)句判斷G是否等于1,如果G等于1,則將D輸入到Q中,否則Q保持前一狀態(tài);當(dāng)EN=0時(shí),則Q輸出為高阻態(tài)。74373 鎖存器的VHDL程序編寫(xiě)如下:
6位串入串出移位寄存器的結(jié)構(gòu)化描述
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