信號(hào)完整性之反射(六)

12 容性終端負(fù)載對(duì)信號(hào)反射的影響

之前的文章講述的都是阻性終端負(fù)載的反射。其實(shí)在負(fù)載（芯片管腳）上也有輸入電容存在，通常都是幾個(gè)pf。如下Table 174是某顆LPDDR4的各個(gè)輸入ball的輸入電容值。特別是當(dāng)出現(xiàn)一個(gè)源端同時(shí)驅(qū)動(dòng)多個(gè)負(fù)載時(shí)，負(fù)載端的輸入電容并聯(lián)總值會(huì)更大，例如SOC驅(qū)動(dòng)多個(gè)DDR芯片。

如下是電容的阻抗公式：

因?yàn)檫@些容性終端負(fù)載的存在，之前文章提到的反射系數(shù)計(jì)算公式中的阻抗就不是一個(gè)單純的電阻了，而是一個(gè)復(fù)合的阻抗。其中容性終端負(fù)載會(huì)使反射系數(shù)中的瞬態(tài)阻抗隨著時(shí)間而變化。當(dāng)信號(hào)的上升時(shí)間小于電容的充電時(shí)間，可以分三個(gè)階段來看電容阻抗的變化：

①在信號(hào)剛到達(dá)負(fù)載端時(shí)，電容兩端的電壓快速上升，此時(shí)阻抗很小。

②隨著電容充電的進(jìn)行，電容兩端的充電電流慢慢減小，即dV/dt緩慢下降，電容阻抗開始變大。

③如果信號(hào)上升時(shí)間足夠長，可以使電容充滿電，此時(shí)電容相當(dāng)于開路。

因此，隨著容性終端負(fù)載的變化，反射系數(shù)也隨著時(shí)間變化。在帶容性負(fù)載的傳輸線末端看來，電壓的變化就像是RC在充電。C是終端負(fù)載電容，R是傳輸線阻抗。

此處需要先理解RC電路的時(shí)間常數(shù)τ。它是指電容從0開始充電，充電到最大電壓值的1/e時(shí)，所需要的時(shí)間。因?yàn)樽匀怀?shù)e=2.718，所以1/e≈0.37。因此

假如一條傳輸線的阻抗是50R，容性負(fù)載是2pf。由此傳輸線和容性負(fù)載帶來的10~90%充電時(shí)間是：

2.2 x 50R x2pf=0.22ns。

如果源端輸出信號(hào)的上升時(shí)間比0.22ns短，則在最終的信號(hào)上升時(shí)間波形上，傳輸線末端的容性負(fù)載占主導(dǎo)地位。如果源端輸出信號(hào)的上升時(shí)間比0.22ns長，則在最終信號(hào)上升時(shí)間中源端輸出信號(hào)的上升時(shí)間占據(jù)主導(dǎo)地位。其實(shí)當(dāng)源端信號(hào)的上升時(shí)間和0.22ns相當(dāng)時(shí)，由傳輸線和容性負(fù)載帶來的10~90%充電時(shí)間已經(jīng)對(duì)信號(hào)時(shí)序有影響了。例如一個(gè)信號(hào)源的上升時(shí)間是1ns，0.22ns的Z0-C延遲加在信號(hào)上，影響不明顯。另一個(gè)信號(hào)源的上升時(shí)間是0.1ns，0.22ns的Z0-C延遲，對(duì)信號(hào)的影響就和明顯了。

如下是在終端有一電容負(fù)載，電容取值分別是0pf~4pf時(shí)的仿真電路。

依據(jù)上述計(jì)算公式，得到不同負(fù)載電容值時(shí)，信號(hào)從10%上升到90%時(shí)的時(shí)間Tr如下表：

之前文章講過本仿真電路的源端波形，從10%上升到90%的時(shí)間Tr2=0.195ns。因此從C1=2pf開始，在最終的信號(hào)波形上，容性負(fù)載就占據(jù)主導(dǎo)地位了。如下圖仿真波形（黃色為C1=2pf，紫色為C1=3pf，橙色為C1=4pf時(shí)的波形），信號(hào)邊沿變緩慢的趨勢(shì)越來越明顯。

另外，對(duì)于同樣的容性終端負(fù)載，特性阻抗越小，時(shí)延累加越小。因?yàn)樯鲜龉街蠧已經(jīng)固定，能控制的就是R。因此在允許的范圍內(nèi)，可以使R的在50R偏下一點(diǎn)。

13 傳輸線上引入的容性因素對(duì)反射的影響

在源端和負(fù)載端之間的傳輸線上，有些因素也會(huì)帶來寄生電容。例如傳輸線上的測(cè)試點(diǎn)（焊盤）、via等。這些寄生電容，在信號(hào)上升過程中，就像在信號(hào)路徑和返回路徑上并聯(lián)了一個(gè)容抗Zcap。這個(gè)跨接在傳輸線上的并聯(lián)阻抗會(huì)引起反射。

信號(hào)從源端出發(fā)，到達(dá)傳輸線中間的Zcap時(shí)，會(huì)有上升沿的延時(shí)，但是并沒有波形的振蕩（如上一節(jié)所述）。波形繼續(xù)向前，到達(dá)負(fù)載終端時(shí)，發(fā)生反射。當(dāng)此反射波形在返回源端的過程中，到達(dá)Zcap時(shí)，波形中的負(fù)電壓部分會(huì)在Zcap處再次反射，這些反射回負(fù)載端的波形也是負(fù)電壓，并且最終在負(fù)載端的波形上形成下沖。電容量越大，電容的阻抗Zcap越小，負(fù)反射電壓越大，從而接收端的信號(hào)下沖越大。信號(hào)的上升時(shí)間越短，電容的阻抗Zcap越小，負(fù)反射電壓越大，接收端的信號(hào)下沖也越大。

如下圖是一個(gè)仿真電路，用C1來模擬傳輸線中途的寄生電容。C1的取值分別是0.3pf、0.6pf、0.9pf、1.2pf。之所以選擇0.3pf，是因?yàn)橥ǔ?a target="_blank">PCB設(shè)計(jì)中，一個(gè)via的寄生電容大約就在這個(gè)數(shù)量級(jí)。

仿真結(jié)果如下：和上一節(jié)的仿真結(jié)果比較，可以看到終端電容負(fù)載只帶來信號(hào)上升時(shí)間的延遲（變緩），并不會(huì)帶來信號(hào)的失真（振蕩）。而在傳輸線中途出現(xiàn)的寄生電容則會(huì)帶來信號(hào)失真。

下圖是將波形局部放大的結(jié)果?？梢钥吹诫S著電容的增大，信號(hào)的下沖越明顯。信號(hào)只有下沖失真。隨著整體都有振蕩，但是在上沖方面并沒有多大的幅度振蕩。這也是為什么很多芯片的應(yīng)用手冊(cè)中要求高速信號(hào)在進(jìn)行PCB走線時(shí)，最多換一次走線層，這樣頂多出現(xiàn)2個(gè)via。

隨著信號(hào)上升時(shí)間越來越快，傳輸線上可以接受的寄生電容越來越小。為了降低Zcap對(duì)信號(hào)反射的影響，希望Zcap大一些好，因?yàn)閆cap大一點(diǎn)，接收端的信號(hào)下沖就會(huì)小一些。但是如果Zcap太大了，又會(huì)減緩信號(hào)的上升時(shí)間。通常希望Zcap>5 x Z0.

電容阻抗的計(jì)算公式如下：

針對(duì)高速信號(hào)的上升沿波形，dV/dt就是V/Tr，因此

Tr是高速信號(hào)的上升時(shí)間（從V x10%上升到V x90%）。V是高速信號(hào)的高電平值。

Zcap的單位是歐姆。C的單位是nF，Tr的單位是ns。

因?yàn)橄Ｍ鸝cap>5 x Z0，所以

對(duì)于常見的50R阻抗控制傳輸線，

Cmax的單位是pf，Tr的單位是ns

例如針對(duì)Tr是1ns的信號(hào)，Zcap可以接受的最大電容是4pf。這個(gè)經(jīng)驗(yàn)公式可以在接插件選型時(shí)用來做為衡量參數(shù)之一。