verilog向量的部分選擇

最近在看verilog代碼時發(fā)現(xiàn)如下寫法a[x*2+:4]這樣的寫法，后來花了一點時間了解到，該寫法稱為向量的部分選擇，還語法在verilog-2001 LRM就有說明，只是在語法書中鮮少提及。

語法定義如下：

如上圖所示，part_select_width必須是常量。該寫法在Verilog-2001中添加。

+:表示從starting_bit_number向上增長part_select_width位。

-: 表示從starting_bit_number向下減少part_select_width位。.

示例如下

//若num位4，out輸出data[19:16]的值
reg [31:0] data
Reg [3:0] num
Wire out = data[num*4+:4]


//若num位4，out輸出data[16:13]的值
reg [31:0] data
Reg [3:0] num
Wire out = data[num*4-:4]