【行業(yè)資訊】長(zhǎng)電科技Chiplet系列工藝實(shí)現(xiàn)量產(chǎn)

來源:《半導(dǎo)體芯科技》雜志

長(zhǎng)電科技宣布，公司XDFOI?Chiplet高密度多維異構(gòu)集成系列工藝已按計(jì)劃進(jìn)入穩(wěn)定量產(chǎn)階段，同步實(shí)現(xiàn)國(guó)際客戶4nm節(jié)點(diǎn)多芯片系統(tǒng)集成封裝產(chǎn)品出貨，最大封裝體面積約為1500mm2的系統(tǒng)級(jí)封裝。

隨著近年來高性能計(jì)算、人工智能、5G、汽車、云端等應(yīng)用的蓬勃發(fā)展，要求芯片成品制造工藝持續(xù)革新以彌補(bǔ)摩爾定律的放緩，先進(jìn)封裝技術(shù)變得越來越重要。應(yīng)市場(chǎng)發(fā)展之需，長(zhǎng)電科技于2021年7月正式推出面向Chiplet（小芯片）的高密度多維異構(gòu)集成技術(shù)平臺(tái)XDFOI?，利用協(xié)同設(shè)計(jì)理念實(shí)現(xiàn)了芯片成品集成與測(cè)試一體化，涵蓋2D、2.5D、3D Chiplet集成技術(shù)。

經(jīng)過持續(xù)研發(fā)與客戶產(chǎn)品驗(yàn)證，長(zhǎng)電科技XDFOI?不斷取得突破，可有效解決后摩爾時(shí)代客戶芯片成品制造的痛點(diǎn)，通過小芯片異構(gòu)集成技術(shù)，在有機(jī)重布線堆疊中介層（RDL Stack Interposer，RSI）上，放置一顆或多顆邏輯芯片（CPU/GPU等），以及I/O Chiplet和/或高帶寬內(nèi)存芯片（HBM）等，形成一顆高集成度的異構(gòu)封裝體。一方面可將高密度f(wàn)cBGA基板進(jìn)行“瘦身”，將部分布線層轉(zhuǎn)移至有機(jī)重布線堆疊中介層基板上，利用有機(jī)重布線堆疊中介層最小線寬線距2μm及多層再布線的優(yōu)勢(shì)，縮小芯片互連間距，實(shí)現(xiàn)更加高效、更為靈活的系統(tǒng)集成；

另一方面，也可將部分SoC上互連轉(zhuǎn)移到有機(jī)重布線堆疊中介層，從而得以實(shí)現(xiàn)以Chiplet為基礎(chǔ)的架構(gòu)創(chuàng)新，而最終達(dá)到性能和成本的雙重優(yōu)勢(shì)。

目前，長(zhǎng)電科技XDFOI ?技術(shù)可將有機(jī)重布線堆疊中介層厚度控制在50μm以內(nèi)，微凸點(diǎn)（μBump）中心距為40μm，實(shí)現(xiàn)在更薄和更小單位面積內(nèi)進(jìn)行高密度的各種工藝集成，達(dá)到更高的集成度、更強(qiáng)的模塊功能和更小的封裝尺寸。同時(shí)，還可以在封裝體背面進(jìn)行金屬沉積，在有效提高散熱效率的同時(shí)，根據(jù)設(shè)計(jì)需要增強(qiáng)封裝的電磁屏蔽能力，提升芯片成品良率。

長(zhǎng)電科技充分發(fā)揮XDFOI ? Chiplet高密度多維異構(gòu)集成系列工藝的技術(shù)優(yōu)勢(shì)，已在高性能計(jì)算、人工智能、5G、汽車電子等領(lǐng)域應(yīng)用，向客戶提供了外型更輕薄、數(shù)據(jù)傳輸速率更快、功率損耗更小的芯片成品制造解決方案，滿足日益增長(zhǎng)的終端市場(chǎng)需求。

蘇州會(huì)議

雅時(shí)國(guó)際(ACT International)將于2023年5月,在蘇州組織舉辦主題為“2023-半導(dǎo)體先進(jìn)技術(shù)創(chuàng)新發(fā)展和機(jī)遇大會(huì)”。會(huì)議包括兩個(gè)專題：半導(dǎo)體制造與封裝、化合物半導(dǎo)體先進(jìn)技術(shù)及應(yīng)用。分別以“CHIP China晶芯研討會(huì)”和“化合物半導(dǎo)體先進(jìn)技術(shù)及應(yīng)用大會(huì)”兩場(chǎng)論壇的形式同時(shí)進(jìn)行。詳情點(diǎn)擊鏈接查看：https://w.lwc.cn/s/7jmaMn

審核編輯黃宇