在Vivado的界面中,有個(gè)RTL ANALYSIS->Open Elaborated Design的選項(xiàng),可能很多工程師都沒(méi)有使用過(guò)。因?yàn)榇蠹一径际菑腞un Synthesis開(kāi)始的。
elaborate可以翻譯為“詳盡解析”,就是將RTL源代碼翻譯轉(zhuǎn)換成對(duì)應(yīng)的電路。
有同學(xué)會(huì)問(wèn),這不是Synthesis做的工作嗎?
我們可以來(lái)比較一下Elaborate和Synthesis后的Schematic就很直觀了:
Elaborated Design:
image-20221023165430449
Synthesisd Design:
image-20221023165346017
可以看出,Elaborated Design里面的電路是單純的對(duì)RTL源代碼的解析,到了Synthesisd Design,則可以看到Xilinx的具體的庫(kù)單元,比如LUT3、FDRE等,都是在Xilinx FPGA中真實(shí)存在的。
其實(shí)在綜合的log文件,看到Elaborate的存在,綜合的第一步就是先進(jìn)行Elaborate:
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