PCIE 6.0 (一)

⊙PCIE ⊙介紹

PCI Express? 6.0 (PCIe? 6.0) 規(guī)范由 PCI-SIG? 于 2022 年 1 月發(fā)布。最新一代的 PCIe 標(biāo)準(zhǔn)帶來了許多激動人心的新功能，旨在提高計(jì)算密集型工作負(fù)載的性能，包括數(shù)據(jù)中心、 AI/ML 和 HPC 應(yīng)用程序。

我們將持續(xù)幾期為大家介紹PCIE 6.0協(xié)議

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什么是 PCIe 6.0

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自 PCIe 3.0 以來，每一代新標(biāo)準(zhǔn)的數(shù)據(jù)速率都翻了一番。 PCIe 6.0 將數(shù)據(jù)速率提高到每秒 64 千兆傳輸 (GT/s)，是 PCIe 5.0 的兩倍。 對于顯卡和網(wǎng)卡典型的 x16 鏈路，鏈路帶寬達(dá)到每秒 128 GB (GB/s)。 與前幾代產(chǎn)品一樣，PCIe 6.0 鏈路是全雙工的，因此它可以同時(shí)在兩個(gè)方向上提供 128 GB/s 的帶寬，總帶寬容量為 256 GB/s。

PCIe 除了已經(jīng)廣泛擴(kuò)展到服務(wù)器和 PC 之外，其規(guī)模使其對物聯(lián)網(wǎng)、汽車、醫(yī)療和其他領(lǐng)域以數(shù)據(jù)為中心的應(yīng)用程序具有吸引力。 也就是說，PCIe 6.0 的初始部署將針對需要盡可能高帶寬的應(yīng)用程序，這些應(yīng)用程序可以在數(shù)據(jù)中心的核心找到：AI/ML、HPC、網(wǎng)絡(luò)和云圖形。

下圖顯示了 PCIe 規(guī)范隨時(shí)間的演變：

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**## PCIe 6.0 有什么新功能

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為實(shí)現(xiàn) 64 GT/s，PCIe 6.0 引入了新功能和創(chuàng)新：

1. PAM4 信令：

PCIe 1.0 到 5.0 使用不歸零 (NRZ) 信號，每個(gè)時(shí)鐘提供 1 位。 此外，PCIe 1.0 和 2.0 采用 8b/10b（八位/十位）編碼，而 3.0 到 5.0 采用 128b/130b 編碼。 相比之下，PCIe 6.0（以及即將推出的 7.0）使用脈沖幅度調(diào)制 4 級 (PAM4)，這是一種多級信號調(diào)制格式，每個(gè)時(shí)鐘提供 2 位。

PCIe 6.0 使用 PAM4 信號（“四級脈沖幅度調(diào)制”），每個(gè)時(shí)鐘周期將 2 位組合為 4 個(gè)幅度級別（00、01、10、11），與 PCIe 5.0 和前幾代相比，它 使用 NRZ 調(diào)制，每個(gè)時(shí)鐘周期 1 位和兩個(gè)幅度級別 (0, 1)。

2.前向糾錯(cuò)（FEC）

權(quán)衡總是存在的，與 NRZ 相比，向 PAM4 信號編碼的過渡引入了明顯更高的誤碼率 (BER)。 這促使采用前向糾錯(cuò) (FEC) 機(jī)制來緩解較高的錯(cuò)誤率。 PCIe 6.0 FEC 足夠輕，對延遲的影響最小。 它與強(qiáng)大的 CRC（循環(huán)冗余校驗(yàn)）結(jié)合使用，可將鏈路重試概率保持在 5×10^-6 以下。 這個(gè)新的 FEC 功能旨在將延遲時(shí)間縮短到 2ns 以下。

雖然 PAM4 信號更容易出錯(cuò)，但由于調(diào)制技術(shù)的性質(zhì)，與 PCIe 5.0 相比，通道損耗不受影響，因此 PCB 上 PCIe 6.0 信號的范圍將與 PCIe 5.0 相同。

3. FLIT 模式：

PCIe 6.0 引入了 FLIT 模式，在這種模式下，數(shù)據(jù)包以固定大小的流量控制單元組織，而不是過去幾代 PCIe 中的可變大小。 引入 FLIT 模式的最初原因是糾錯(cuò)需要使用固定大小的數(shù)據(jù)包； 然而，F(xiàn)LIT 模式還簡化了控制器級別的數(shù)據(jù)管理，并帶來更高的帶寬效率、更低的延遲和更小的控制器占用空間。 讓我們花一分鐘時(shí)間來解決帶寬效率問題：對于固定大小的數(shù)據(jù)包，不再需要物理層的數(shù)據(jù)包成幀，這為每個(gè)數(shù)據(jù)包節(jié)省了 4 個(gè)字節(jié)。 FLIT 編碼還消除了以前 PCIe 規(guī)范中的 128B/130B 編碼和 DLLP（數(shù)據(jù)鏈路層數(shù)據(jù)包）開銷，從而顯著提高 TLP（事務(wù)層數(shù)據(jù)包）效率，尤其是對于較小的數(shù)據(jù)包。

4. PCIe 6.0的其他變化：

L0p 模式：使用較少的lane以節(jié)省電力

新的 PIPE 規(guī)范：用于 PHY 到控制器接口

PCIe 6.0 有趣的是降低了前幾代的 x32 和 x12 接口寬度。 在 PCIe 5.0 和更早的規(guī)范中，這些寬度從未在市場上實(shí)現(xiàn)。

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**## 為什么現(xiàn)在是 PCIe 6.0

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2015 年之前，PCIe 在帶寬方面遠(yuǎn)遠(yuǎn)領(lǐng)先于市場所需。 沒有運(yùn)行得更快的市場驅(qū)動力，因此規(guī)范的發(fā)展速度較慢。 2015年后，全球數(shù)據(jù)流量呈爆發(fā)式增長。 數(shù)據(jù)中心過渡到 100G 以太網(wǎng)（及以上）將瓶頸推向服務(wù)器和網(wǎng)絡(luò)設(shè)備中的 PCIe 互連。

PCIe 6.0 規(guī)范完全支持?jǐn)?shù)據(jù)中心向 800G 以太網(wǎng)的過渡：每秒 800 Gb (Gb/s) 需要 100 GB/s 的帶寬，這在 x16 PCIe 6.0 鏈路的 128 GB/s 范圍內(nèi)； 800G 以太網(wǎng)與 PCIe 一樣，是全雙工的。 此外，數(shù)據(jù)中心通用計(jì)算和網(wǎng)絡(luò)并不是 PCIe 6.0 背后的唯一驅(qū)動力。 AI/ML 加速器對更多帶寬的需求永無止境。 處理 AI/ML 訓(xùn)練模型的關(guān)鍵在于速度，加速器移入移出數(shù)據(jù)的速度越快，訓(xùn)練的執(zhí)行效率和成本效益就越高。