ASIC物理設計流程概述

Physical design是將 電路描述（circuit description） 轉化成 物理版圖（physical layout） 的過程。在物理版圖中規(guī)定cell的擺放位置和相互之間的 連線 。

Import design： 物理設計流程的第一步就是**導入設計。**在綜合階段RTL被轉換成netlist,然后在物理設計階段被讀入物理設計工具中。

Floorplan: Floorplan階段定義了 芯片（die）的大小 ， macro和io的位置 ， power grid的定義和連接 。在擺放完macro的同時，也定義了擺放std cell和routing的區(qū)域。

Placement： Placement是使用物理設計工具自動擺放std cell的過程，其中在global placement階段，非常roughly地將std cell擺放在core里面，在detailed placement階段，將std cell legalize到siterow上 ，保證沒有overlap。

同時還需要通過GRC map來檢查congestion.

CTS（clock tree synthesis）: 在CTS階段通過插入inverter和buffer來生成時鐘樹。因為clock信號對于基于DFF的ASIC設計非常重要，我們需要在CTS階段balance clock skew以及最小化insertion delay來滿足設計的時序（timing）和功耗(power)要求。

Routing: 在Routing階段之前，只有power進行了實際的金屬連線，macro、std cell、clock和io都只是邏輯上定義了連接關系（logically）。在routing階段就需要用金屬線進行物理上的連接（physical）。

**Signoff：**在routing階段完成以后，芯片的物理版圖已經確定了。在sign-off階段需要保證芯片的質量和性能滿足了要求，然后才能進行 投片（tape-out） 。