FPGA AXI4協(xié)議學(xué)習(xí)筆記(三)

上文FPGA IP之AXI4協(xié)議1_信號(hào)說明把AXI協(xié)議5個(gè)通道的接口信息做了說明，本文對(duì)上文說的信號(hào)進(jìn)行詳細(xì)說明。

1.時(shí)鐘和復(fù)位

每個(gè)AXI接口使用一個(gè)時(shí)鐘信號(hào)ACLK。所有輸入信號(hào)都在ACLK的上升沿上采樣，所有輸出信號(hào)的變化都必須發(fā)生在ACLK上升沿之后。在主接口和從接口上，輸入和輸出信號(hào)之間不能出現(xiàn)組合邏輯路徑。

AXI協(xié)議使用低有效的復(fù)位信號(hào)：ARESETn。復(fù)位信號(hào)可以異步使能，但是去使能必須與ACLK的上升邊同步。在復(fù)位信號(hào)被拉低后，接口信號(hào)要做以下動(dòng)作要求:

?主端必須驅(qū)動(dòng)ARVALID, AWVALID和WVALID 為低

?從端必須驅(qū)動(dòng)RVALID和BVALID 為低

?所有其他信號(hào)都可以被驅(qū)動(dòng)到任意值。

復(fù)位信號(hào)拉高后，主控制器被允許開始驅(qū)動(dòng)ARVALID、AWVALID或WVALID 變高的最早時(shí)間點(diǎn)是在ARESETn為HIGH后的上升ACLK邊緣。

2.基本的讀寫操作

握手過程

所有五個(gè)事務(wù)通道都使用相同的VALID/READY握手過程來傳輸?shù)刂贰?shù)據(jù)和控制信息。這種雙向流控制機(jī)制意味著主端和從端都可以控制信息在主和從之間移動(dòng)的速率。當(dāng)?shù)刂?、?shù)據(jù)或控制信息可用時(shí)，源端生成VALID信號(hào)。目的地生成READY信號(hào)，表示它可以接受該信息。只有當(dāng)VALID和READY信號(hào)都為HIGH時(shí)，才會(huì)發(fā)生傳輸。

握手過程中的VALID/READY信號(hào)支持三種模式：VALID在READY之前、VALID在READY之后、VALID和READY同時(shí)到達(dá)：

VALID和READY信號(hào)的握手過程是AXI協(xié)議最基本的要求，AXI協(xié)議5個(gè)通道均有自己的VALID和READY信號(hào)：

寫地址通道 ：只有當(dāng)主端準(zhǔn)備好有效的地址和控制信息后AWVALID信號(hào)才會(huì)被拉高，并將持續(xù)為高保持到從端的AWREADY信號(hào)拉高后才會(huì)拉低。AWREADY信號(hào)的默認(rèn)狀態(tài)可以是高或者低，協(xié)議推薦默認(rèn)狀態(tài)為高，當(dāng)AWREADY為高時(shí)，slave必須能夠接收有效的地址或者控制信號(hào)。（協(xié)議不推薦AWREADY信號(hào)默認(rèn)狀態(tài)為0是因?yàn)?，默認(rèn)狀態(tài)為0時(shí)，完成一次握手至少需要2個(gè)clk才能完成）

寫數(shù)據(jù)通道 ：只有當(dāng)主端準(zhǔn)備好有效的地址和控制信息后WVALID信號(hào)才會(huì)被拉高，并將持續(xù)為高保持到從端的WREADY信號(hào)拉高后才會(huì)拉低。同樣推薦WREADY信號(hào)的默認(rèn)狀態(tài)為高。當(dāng)進(jìn)行一個(gè)burst的最后一次傳輸時(shí)WLAST信號(hào)要被置高。

寫響應(yīng)通道、讀地址通道、讀數(shù)據(jù)通道的VALID和READY要求與上邊的相同。