FPGA多bit跨時(shí)鐘域之格雷碼(二)

上一篇文章我們講了二進(jìn)制轉(zhuǎn)gray碼，這次我們聊一下gray碼轉(zhuǎn)二進(jìn)制碼。

格雷碼解碼：

原碼：b[0~n]； 格雷碼：g0~n； 解碼：b=F(g)；

？？：b[n]=g[n]，b=g XOR bI+1.

代碼如下：

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// File Name: cm_gray2bin
// VERSION  : V1.0
// DATA     : 2022/10/2
// Author   : FPGA干貨分享
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// 功能：二級(jí)制編碼轉(zhuǎn)格雷碼
// 
// 原碼：b[0~n]；格雷碼：g[0~n](n∈N)；編碼：g=G(b)；解碼：b=F(g)；
// 編碼：g=b XOR b[i+1](i∈N,0≤i≤n-1)，g[n]=b[n]；
// 解碼：b[n]=g[n]，b=g XOR b[i+1](i∈N,0≤i≤n-1).
// 
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`timescale 1ns/1ps
module cm_gray2bin #(
    parameter                         C_DATA_WIDTH = 4 )
    (                  
    input wire                        I_sys_clk    , ///輸入時(shí)鐘
    input wire [C_DATA_WIDTH-1:0]     I_data_gray  , ///輸入gray碼
    output reg [C_DATA_WIDTH-1:0]     O_data_bin     ///輸出二進(jìn)制數(shù)據(jù)
    );

// ============================================================
// wire reg
// ============================================================
wire [C_DATA_WIDTH-1:0]     S_data_bin  ;
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// main code
// ============================================================
assign S_data_bin[C_DATA_WIDTH-1]     = I_data_gray[C_DATA_WIDTH-1];
assign S_data_bin[C_DATA_WIDTH-2:0] = I_data_gray[C_DATA_WIDTH-2:0]^S_data_bin[C_DATA_WIDTH-1:1];






always @(posedge I_sys_clk)
    O_data_bin <= S_data_bin;




endmodule

代碼綜合結(jié)果如下：

仿真如下：