DDR5 – 關(guān)閉并運行

聯(lián)合電子設(shè)備工程委員會（JEDEC）多年來一直在開發(fā)和維護DRAM標(biāo)準(zhǔn)，定義了DRAM標(biāo)準(zhǔn)等新興內(nèi)存標(biāo)準(zhǔn)。最新的公告宣布第五代DRAM，DDR5，終于準(zhǔn)備好發(fā)布。定義DDR5的工作始于2017年，目標(biāo)是提供一個可以超越DDR4速度限制16 Gb和3200 MT / s的標(biāo)準(zhǔn)。其目的是解決數(shù)據(jù)中心高端服務(wù)器周圍的新應(yīng)用程序，以處理AI / ML工作負(fù)載。

如今，DDR5 的數(shù)據(jù)速率（3200MT/s 至 6400MT/s）、內(nèi)存接口帶寬（51.2GB/s）和密度（8Gb 至 64Gb）顯著提高。DDR5 技術(shù)具有許多與性能（更多銀行、銀行組、BL16、增強型刷新模式、DFE）、可靠性（芯片上 ECC、用于讀取的數(shù)據(jù) CRC）、低功耗（寫入模式、VDD/VDDQ/VPP 的較低電壓電平）和增強型 PHY 訓(xùn)練（CS 訓(xùn)練、讀取訓(xùn)練模式、內(nèi)部寫入均衡、改進的 CA 訓(xùn)練）相關(guān)的許多新功能，以處理高頻和精度要求。即使以 DDR30 速度運行，這些功能也允許帶寬增加多達 4%。

DDR5 具有更高的速度和更小的占用空間。由于電壓要求從1.2V降低到1.1V，它還有望提高電源效率。電壓要求的降低給DIMM供應(yīng)商帶來了額外的抗噪性復(fù)雜性。它將需要額外的功能，例如決策反饋均衡，以改善數(shù)據(jù)眼。更高的速度和更低的電壓也會增加信號完整性的復(fù)雜性，需要額外的培訓(xùn)機制來確保正常運行。這反過來又會增加驗證的復(fù)雜性，需要對真實場景及其覆蓋范圍進行可視化和建模。

大多數(shù)主要的內(nèi)存供應(yīng)商已經(jīng)發(fā)布了發(fā)布DDR5內(nèi)存設(shè)備的計劃。他們已經(jīng)開始對采用5納米級（10z）工藝的下一代DDR1設(shè)備進行采樣。隨著 DDR5 的 4800 MT/s，內(nèi)存供應(yīng)商看到 DDR85 的 4 MT/s 性能提高了 ~3200%。隨著更高速度的料箱投入生產(chǎn)，性能預(yù)計將提高數(shù)倍。

預(yù)計DDR5最終將占據(jù)DDR4市場的主要份額。預(yù)計立即利用率將圍繞高端服務(wù)器和數(shù)據(jù)中心，但最終也可能用于臺式機和筆記本電腦。來自領(lǐng)先處理器公司的集成內(nèi)存控制器預(yù)計將很快采用DDR5。

新思科技驗證 IP （VIP） 支持 JEDEC? 存儲設(shè)備 DDR5 SDRAM 標(biāo)準(zhǔn)，并提供完整的驗證解決方案。適用于 DDR5 的 Synopsys VIP 與行業(yè)標(biāo)準(zhǔn)的通用驗證方法 （UVM） 兼容，可在所有領(lǐng)先的模擬器上運行。DDR5 VIP 支持 DRAM 和 DIMM 配置，部署在面向高端服務(wù)器、云和下一代計算的市場領(lǐng)導(dǎo)者中。

審核編輯：郭婷