DRAM產(chǎn)品低功耗設(shè)計(jì)與演化

前期我們從工作電壓，頻率，容量等產(chǎn)品規(guī)格，prefetch/burst length內(nèi)部訪問方式的角度介紹了DDR3/DDR4/LPDDR4(X)的一些主要feature及區(qū)別。

【芯科普】從DDR3到LPDDR4(X)，看產(chǎn)品細(xì)分差異優(yōu)化發(fā)展

話題一

DDR3/DDR4/LPDDR4接口差異

今天我們從接口實(shí)現(xiàn)上看一下其差異，通過上一篇對(duì)于其三者區(qū)別的分析，可以看到三者的不同點(diǎn)從外部來看主要是通過不同的接口來實(shí)現(xiàn)。因此我們今天具體來從接口實(shí)現(xiàn)上來分析之間的差異。

1DDR3

DDR3的接口為SSTL(Stub Series Terminated Logic)，匹配電阻上拉到VDDQ/2。

2DDR4

DDR4匹配電阻上拉到VDDQ，可稱為POD(Pseudo Open Drain)，用以減少IO電流消耗。對(duì)DDR4的POD來說，drive High(logic level ”1” )幾乎不耗電，可以用這特點(diǎn)搭配DBI(Data bus inversion)來降低功耗。當(dāng)一個(gè)字節(jié)里的 ”0” bits比 ”1” bits多時(shí)，可以使能DBI，將整個(gè)字節(jié)的“0”和“1”反轉(zhuǎn)，這樣 “1” bits就會(huì)比“0” bits多，達(dá)到省電的效果。

3LPDDR4

LPDDR4的匹配電阻下拉到VSSQ, 稱為LVSTL(Low Voltage Swing Terminated Logic), 這樣可以更省電，LPDDR4靠NMOS 晶體管pull up，也可以工作在更低的電壓。

從上述DDR3到LPDDR4接口設(shè)計(jì)的演變的呈現(xiàn)，其目的主要是是為了滿足產(chǎn)品對(duì)低功耗的要求，因此其工作電壓也變得越來越低。

除此之外，對(duì)速度的要求需要越來越高的頻率來實(shí)現(xiàn)，這對(duì)信號(hào)質(zhì)量要求就會(huì)更高，因此用ODT(On Die Termination) 來實(shí)現(xiàn)impedance matching，減少反射波的影響，優(yōu)化數(shù)據(jù)眼(Data eye)，在高速信號(hào)的傳輸中提高信號(hào)質(zhì)量。DDR2的termination開始放在芯片上，之后output driver可與ODT的電路共用，靠電路控制實(shí)現(xiàn)Output driver與ODT的電路切換。信號(hào)質(zhì)量有多方面因素的影響，DDRPHY上的skew及Jitter，cross talk，inter symbol interface等等。

話題二

什么是DQS信號(hào)？

DDR(Double Data Rate) 在訪問時(shí)接口上的DQS信號(hào)是源同步時(shí)鐘,在接收端使用DQS來讀出相應(yīng)的數(shù)據(jù)DQ， 上升沿和下降沿都能讀寫，稱為Double data rate。

讀

1在讀的階段

DQS由DRAM產(chǎn)生并發(fā)送給DDRPHY的控制器，DQS和DQ都和CLK的邊沿對(duì)齊(edge aligned)，然后將數(shù)據(jù)傳給DDRPHY。

依時(shí)序從DRAM讀出數(shù)據(jù)傳給DDRPHY，在DDRPHY的接收器(Receiver)接收到信號(hào)后，會(huì)將DQS delay 90°，delay后的DQS邊沿和DQ的中心對(duì)齊(center-aligned)，最后用DQS的上升沿與下降沿來采樣數(shù)據(jù)。

寫

在寫的階段

DQS由DDRPHY控制器產(chǎn)生并發(fā)送給DRAM，DQS和CLK的邊沿對(duì)齊(edge aligned)，而DQ和CLK是中心對(duì)齊的(edge-aligned)，DRAM就可以直接用DQS的上升沿和下降沿來采樣數(shù)據(jù)。

這期我們簡單介紹了DDR接口的一些實(shí)現(xiàn)方式，主要區(qū)別以及高速信號(hào)的基本讀寫操作。東芯半導(dǎo)體的DRAM產(chǎn)品都是符合國際接口規(guī)范的標(biāo)品，替換無壓力。具體的規(guī)格如下，歡迎關(guān)注并咨詢。

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