鎖相環(huán)(PLL),作為Analog基礎(chǔ)IP、混合信號(hào)IP、數(shù)字系統(tǒng)必備IP,廣泛存在于各類電子產(chǎn)品中。
本文以SoC中的PLL為例,對(duì)PLL規(guī)格及架構(gòu)分別進(jìn)行研究和確定。
先進(jìn)行規(guī)格研究:
典型的PLL規(guī)格如下:
參數(shù) | 示例 |
---|---|
參考時(shí)鐘頻率 | 13MHz~76.8MHz |
輸出時(shí)鐘頻率 | 100MHz~2GHz |
鎖定時(shí)間 | <100uS |
Period Jitter RMS | <2ps |
輸出時(shí)鐘duty cycle | 40%~60% |
功耗 | <5mA |
輸出時(shí)鐘頻率精度 | <±300ppm |
對(duì)于SoC中的數(shù)字系統(tǒng),CPU、GPU、ISP、NPU等,PLL規(guī)格分別如下:
1)參考時(shí)鐘頻率
PLL參考時(shí)鐘一般來自于晶振(有源晶振或無源晶振),或者來自于系統(tǒng)中PCB上的其它芯片;
晶振的頻率選擇一般是,價(jià)格、精度要求、phasenoise需求、頻偏要求、溫度系數(shù)等因素折中考慮;
本設(shè)計(jì)僅考慮SoC數(shù)字系統(tǒng),因此參考時(shí)鐘頻率考慮兼容常用的頻率,13MHz~76.8MHz,頻率精度<±300ppm;
2)輸出時(shí)鐘頻率
輸出時(shí)鐘頻率的下限,系統(tǒng)一般沒有要求,因?yàn)?a target="_blank">數(shù)字電路可以通過分頻器分頻實(shí)現(xiàn);而頻率的上限在芯片規(guī)格定義中有規(guī)定,一般由數(shù)字IP spec、工藝、數(shù)字后端物理實(shí)現(xiàn)綜合決定。
如果是給CPU提供時(shí)鐘,如果系統(tǒng)需要支持DVFS,那么PLL需要支持線性調(diào)頻;
如果是給外設(shè)、接口提供時(shí)鐘,那么PLL可能需要支持展頻。
3)鎖定時(shí)間
數(shù)字系統(tǒng)一般對(duì)于鎖定時(shí)間沒有嚴(yán)格的要求,Ring PLL一般鎖定時(shí)間都在200us以內(nèi),可以采用reference頻率數(shù)counter的“硬等”方式。更合理的方式是增加鎖定檢測(cè)電路lock detect,輸出標(biāo)志鎖定的數(shù)字信號(hào)。
4)duty cycle
輸出時(shí)鐘占空比,如果直接從VCO送出來的時(shí)鐘,占空比會(huì)在40%~60%。為了得到45%~55%占空比時(shí)鐘,可以采用DCC、self-bias、二分頻等處理。
5)功耗
SoC PLL由于性能要求不高,其消耗總電流約為幾mA,對(duì)于數(shù)字系統(tǒng)而言占比很小。所以通常不會(huì)有特殊要求。
6)RMS Jitter
數(shù)字系統(tǒng)關(guān)心的是哪種jitter?jitter數(shù)值應(yīng)該如何確定?
我們知道數(shù)字后端設(shè)計(jì)STA的兩個(gè)主要的指標(biāo),setup和hold。
本質(zhì)是保證DFF的正常功能PVT下仍有一定的margin,
a) 上一個(gè)時(shí)鐘沿同步過來的數(shù)據(jù),必須發(fā)生在下一個(gè)時(shí)鐘沿之前;
b) lauch DFF在當(dāng)前時(shí)鐘沿得到的數(shù)據(jù),必須發(fā)生在capture DFF當(dāng)前時(shí)鐘沿之后。
從a)和b)可以得知,數(shù)字系統(tǒng)對(duì)于時(shí)鐘的要求是,相鄰時(shí)鐘沿最小的變化,也就是時(shí)鐘周期period最小的變化。
因此數(shù)字系統(tǒng)關(guān)心時(shí)鐘的jitter類型為Period Jitter,越小越好。
綜上SoC PLL的規(guī)格確定如下:
參數(shù) | 示例 |
---|---|
參考時(shí)鐘頻率 | 13MHz~76.8MHz |
輸出時(shí)鐘頻率 | 100MHz~2GHz |
鎖定時(shí)間 | <100uS |
Period Jitter RMS | <2ps |
輸出時(shí)鐘duty cycle | 40%~60% |
功耗 | <5mA |
輸出時(shí)鐘頻率精度 | <±300ppm |
下面進(jìn)行架構(gòu)研究:
PLL的相位噪聲要求低、需要寬頻率調(diào)節(jié)范圍、小面積。因此PLL中的VCO采用環(huán)形振蕩器的結(jié)構(gòu),即Ring PLL。
PLL架構(gòu)分為
CP PLL(single-path loop filter/dual-path loop filter)
Self-bias PLL
coarse/fine PLL
counter-based ADPLL
divider-based ADPLL
nested-PLL
本文將采用CP PLL(single-path loop filter),即最傳統(tǒng)也是最可靠的結(jié)構(gòu)進(jìn)行設(shè)計(jì)。子模塊結(jié)構(gòu)的選擇將在設(shè)計(jì)中逐步展開。
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