鎖相環(huán)(PLL)建模及仿真分析

behavior model，即建立行為級模型。主要采用matlab、veriloga等工具，對設計進行行為級建模。

通過建模，確定設計核心參數、非理想因素對于電路的影響、對電路的功能進行快速驗證。

本文以SoC中的整數PLL為例，行為級建模工具選擇matlab。

對PLL的環(huán)路參數進行設計，并通過行為級模型進行仿真。

PLL，是一個小型的控制系統(tǒng)。規(guī)格如下：

其環(huán)路參數的分析、假定和計算如下：

1）環(huán)路分頻比N

根據輸入頻率范圍26M76.8MHz，輸出頻率范圍104M2.002GHz。可以計算得到環(huán)路分頻比N范圍為4~77

2）電荷泵電流Icp

這里先假定為2uA

3）壓控振蕩器的增益Kvco

由于本文采用CP PLL（single-path loop filter），即最傳統(tǒng)也是最可靠的結構進行設計。因此控制電壓在0~vdd范圍內變化，頻率需要在PVT下覆蓋輸出頻率范圍，因此Kvco這里假定為4GHz/V

1. 環(huán)路帶寬和相位裕度

這里先假定為500kHz和50°

環(huán)路參數匯總如下

根據上述參數進行環(huán)路濾波器設計，

1）hands on

R1=BWN/(IcpKvco2PI)=6.87kΩ

C1=tan(PM)/(BWR12PI)=55pF

C2=0.1*C1=5.5pF

2）ToolBox Get

ToolBox CPPSIM by Perrott （http://www.cppsim.com）

ToolBox pll_tool by EETOP Senior（https://bbs.eetop.cn/thread-448188-1-1.html）

上述參數利用pll_tool進行驗證，其中各模塊的噪聲取設計中的典型值。

N=4/17.5/77

N=17.5

1）環(huán)路帶寬和相位裕度分別為，560KHz和45.9°

2）period jitter rms=2.06ps@455MHz

下面用matlab simulink對設計進行仿真

1）ac小信號模型

N=4/17.5/77

2）大信號模型

N=4/17.5/77

綜上，環(huán)路參數匯總如下